• The KIPS Transactions:PartC
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• v.18C no.1
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• pp.7-14
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• 2011

Power analysis attack on low-power consumed security devices such as smart cards is very powerful, but it is required that the correlation between the measured power signal and the mid-term estimated signal should be consistent in a time instant while running encryption algorithm. The power signals measured from the security device applying the random clock do not match the timing point of analysis, therefore random clock is used as counter measures against power analysis attacks. This paper propose a new constant pitch based time alignment for power analysis with random clock power trace. The proposed method neutralize the effects of random clock used to counter measure by aligning the irregular power signals with the time location and size using the constant pitch. Finally, we apply the proposed one to AES algorithm within randomly clocked environments to evaluate our method.

• Journal of the Institute of Convergence Signal Processing
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• v.6 no.2
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• pp.95-99
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• 2005

This paper presents an accurate recovery method of the reference clock which is needed for network synchronization in two-way satellite multimedia systems compliant with DVB-RCS specification and which use closed loop method for burst synchronization. In these systems, the remote station transmits TDMA burst via return link. For burst synchronization, it obtains reference clock from program clock reference (PCR) defined by MPEG-2 system specification. The PCR is generated periodically at the hub system by sampling system clock which runs at 27MHz $\pm$ 30ppm. Since the reference clock is recovered by means of digital PLL(DPLL) using imprecise PCR values due to variable random jitter, the recovered clock frequency of remote station doesn't exactly match reference clock of hub station. We propose a robust recovery method of reference clock against random delay jitter The simulation results show that the recovery error is remarkably decreased from 5 clocks to 1 clock of 27MHz relative to the general DPLL recovery method.

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 1996.06a
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• pp.629-632
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• 1996

• The Journal of the Acoustical Society of Korea
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• v.5 no.2
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• pp.13-18
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• 1986

디지틀 데이터 전송시 수신기에서 또는 중계기에서 송신 데이터를 구하기 위해서는 타이밍 클럭 을 복원해야 한다. 대개의 실장된 경우에서는 PLL을 이용하는데, 이때 시스템/랜덤 지터가 발생되고 또 중계기가 늘어남에 따라서 생성된 지터가 누적되는데 이것을 해석하였다. 90 Mbps 광통신 시스템에 적 용하여 테이블 1,2,3,4와 같은 결과를 얻었으며, 시스템 지터가 랜덤 지터보다 더 급격히 누적됨을 알았 고, 또한 댐핑팩터가 커짐에 따라 지터 누적이 양화됨을 알았다.

• The Transactions of the Korea Information Processing Society
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• v.5 no.12
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• pp.3185-3193
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• 1998

ATM망은 망 내부의 큐잉 랜덤 지연에 의한 CDV의 발생으로 클럭복원의 문제를 안고 있다. 큐잉에 의한 지연은 여러 가지 파라메터에 의해 좌우되며 특히 망의 부하와 트래픽이 전송되는 교환기의 수에 의해 크게 좌우된다. CBR 트래픽의 경우 이를 해결하기 위해 SAR 헤더에 송신부의 클럭 정보를 담아 보내고 수신부에서는 이 정보를 바탕으로 송신부의 클럭을 복원하는 SRTS 기법을 사용하고 있다. 그러나 실시간성을 요하는 VBR 트래픽은 CBR과는 달리 대역폭의 가변적인 성질을 가지고 있으며 그 변화가 다양하여 SRTS 기법을 그대로 적용하기 곤란하다. VBR의 경우에 CBR 전송을 위한 SRTS 기법을 그대로 적용하면 주파수의 가변성으로 인해 망 클럭 주파수에 비해 매우 낮은 주파수의 경우에는 사이클이 상대적으로 많아 정보의 정확성이 떨어지게 된다. 이를 방지하기 위해 서비스 클럭의 주파수가 낮은 경우에는 망 기준 주파수를 낮게 하므로써 정확성을 증가시킬 수 있다. 또한, VBR 트래픽의 경우 AAL1에서는 SRTS의 필요성이 강조되지 않으나 단지 CDV를 제거할 방법이 요구되어진다. 따라서 AAL1의 SRTS를 CDV의 측정을 위한 메카니즘으로 바꾸는 것이 필요하며, 각 기반으로하여 Wavelet 변환을 이용한 VBR 트래픽의 클럭 복원방식을 제안한다. 제안된 알고리즘은 ATM망에서 VBR 영상 서비스를 위한 AAL 계층에 이용이 가능하다. 시뮬레이션 결과는 wavelet 변환 블록에서 출력되는 계수 값을 선택하여 전송함으로써 VBR 트래픽의 보다 다양한 QoS를 만족시킬 수 있음을 보인다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.5
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• pp.787-795
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• 1994

In this paper, we have proposed a bit synchronization algorithm which extracts the synchronized clock for random NRZ signal and designed a circuit followed by its performance analysis. The synchronization circuit consists of the Data Transition Detector and Mod 64 Counter, Phase Comparison and Controller, 64 Divider. The data input rate and master clock rate are 16 Kbps and 4.096MHz, respectively. The phase is compensated by 1/64 of the data signal period for every data bit. Through a series of experiments, the maximum immunity of phase jiter for input signal and the deviation of the recovered clock are measured 23.8% and 1.6%, respectively. The fully digital synchronization circuit is simple to implement into signal IC chip and also effective for the low speed digital mobile communications.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2003.05a
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• pp.526-529
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• 2003

This paper presents two strategies to refute clock cycles when using stopping rule in VHDL model verification. The first method is that a semi-random variable is defined and the data that stay in the range of semi-random variable are skipped when stopping rule is running. The second one is to keep the old values of parameters when phases are changed. 12 VHDL models are examined to observe the effectiveness of strategies.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2005.11a
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• pp.310-313
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• 2005

5GHz를 사용하고 최소6Mbps에서 최대 54Mbps까지 지원하는 IEEE 802.11a 무선 랜 에서는 데이터의 전송중에 발생하는 랜덤오류 및 연집오류의 정정을 위해서 길쌈부호기와 인터리버를 규정하고 있다. 길쌈부호기에서 다양하고 높은 데이터 전송율을 확보하기 위해서 변조방식과 전송율에 따라 높은 부호율을 얻기 위해 여러 개의 펑쳐링 기법을 사용해서 2/3와 3/4과 같은 높은 부호율이 얻어지도록 하고 있다. 펑쳐링을 거친 데이터는 Coding rate만큼의 비율로 데이터가 많아지고 이 데이터를 처리하기 위해서 가변클럭을 사용해야 한다. 가변클럭의 사용은 동기화 및 back-end 작업 시 여러 가지 문제를 발생시킨다. 본 논문에서 펑쳐링의 출력 비트를 바꾸고 인터리버에서 사용되는 메모리를 8x1의 메모리로 세분화 함으로써 Code rate에 상관없이 하나의 클럭으로 데이터의 병목현상을 처리 할 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.37C no.10
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• pp.894-900
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• 2012

Indoor wireless positioning system uses ranging information of beacons in order to precisely estimate a tag location. To estimate distance between each beacons and tag, the system calculates arrival time of a tag pulse with clock of each beacon including independent clock offset. This clock offset seriously affects the performance of ranging and positioning. We propose in this paper a clock offset compensation method to solve this problem. To verify the performance of the proposed method, we simulated location estimation with random clock offset between -1,000ppm and 1,000ppm, and the result shows that the proposed scheme effectively solves the clock offset problem.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.11
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• pp.2160-2169
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• 1994

Main components of phase time error of synchronous network are flicker noise and random walk noise. This paper describe computer simulation of clock error characterized by a statistical model recommended as a standard measure. Flicker noise sequences are generated from white noise sequences by means of a algorithm developed by Barnes. Random-walk noise sequence are obtained by integration of a white noise sequence. Especially for flicker noise, relation between stage number N, time constant ratio K and bandwidth of flicker noise generated was defined by using some examples.