• 전기전자학회논문지
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• 제18권1호
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• pp.25-30
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• 2014

본 논문에서는 파워 클램프에 적용하기 위한 SCR 기반의 ESD 보호회로를 제안하였다. 기존 SCR 구조의 낮은 홀딩 전압에 의한 래치-업 문제를 개선하기 위해 n+ 플로팅 영역을 삽입하고 추가적인 n-웰과 p-웰까지 확장된 p+ 캐소드 영역을 통해 높은 홀딩 전압을 가질 수 있도록 고안되었다. 제안된 ESD 보호회로는 높은 홀딩 전압을 통해 정상 동작 상태에서의 래치-업 면역 특성을 확보하였으며, 우수한 ESD 보호 능력을 가진다. 제안된 ESD 보호회로는 Synopsys사의 TCAD 시뮬레이션을 통해 전기적 특성을 검증하였다. 시뮬레이션 결과, 트리거 전압은 약 27.3 V에서 최대 32.71 V 사이에서 변화하는 반면, 홀딩 전압은 4.61 V에서 최대 8.75 V까지 상승하는 것을 확인하였다. 따라서 제안된 ESD 보호회로는 트리거 전압은 기존 SCR과 비슷한 수준을 유지하면서 높은 홀딩 전압을 갖는다.

• 한국전기전자재료학회논문지
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• 제13권5호
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• pp.371-375
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• 2000

In this paper a new conductivity modulated power transistor called the Lateral Insulated Gated Bipolar Transistor which included n+ ring and p-channel gate is presented. A new lateral IGBT structure is proposed to suppress latch-up and to improve turn off time by imploying n+ ring and p-channel gate and verified by MEDICI. The simulated I-V characteristics at $V_{G}$=15V show that the latch up occurs at $V_{A}$=18V and 6.9$\times$10$^{-5}$ A/${\mu}{\textrm}{m}$ for the proposed LIGBT while the conventional LIGBT latches at $V_{A}$=1.3V and 1.96${\mu}{\textrm}{m}$10$^{-5A}$${\mu}{\textrm}{m}$. It is shown that turn off characteristic of new LIGBT is 8 times than that of conventional LIGBT. And noble LIGBT is not n+ buffer layer because that It includes p channel gate and n+ ring. Therefore Mask for the buffer layer isn’t needed. The concentration of n+ ring is and the numbers of n+ ring and p channel gate are three for the optimal design.n.n.n.n.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1953-1955
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• 1999

The effects of the local lifetime control on the characteristics of IGBT are investigated using the 2-dimensional device simulator, MEDICI. Many lumped resistive turn-off simulations are carried out to analyze the effects of the minority carrier lifetime, the width, and the position of the region with a reduced local minority carrier lifetime. As a result of these simulations, it is concluded that the on state voltage drop$(V_{CE,SAT})$ is only slightly increased while the switching behavior is greatly improved if the low lifetime region is properly set. And these results are compared with IGBTs having uniform lifetime.

• 대한전기학회논문지
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• 제44권2호
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• pp.222-227
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• 1995

A new IGBT structure, which may suppress latch-up phenomena considerably, is proposed and verified by MEDICI simulation. The proposed structure employing the segmented $n^{+}$ buffer layer increases latch-up current capability due to suppression of the current flowing through the resistance of $p^{-}$ well, $R_{p}$, which is the main cause of latch-up phenomena without degradation of forward characteristics. The length of the $n^{+}$ buffer layer is investigated by considering the trade-off between the latch-up current capability and the forward voltage drop. The segmented $N^{+}$ buffer layer results in better latch-up immunity in comparison with the uniform buffer layer.

• E2M - 전기 전자와 첨단 소재
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• 제12권9호
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• pp.57-63
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• 1999

SOI 구조의 MOSFET은 제조공정이 상대적으로 간단하며 CMOS 래치 업 현상이 일어나지 않고, soft error에 의한 회로의 오동작 가능성이 매우 낮은 이외에도 낮은 기생 정전용량 및 누설전류 특성을 가지므로 0.1 미크론 이하의 소자를 제작하는데 적합하여 저전압, 초고속 VLSI 설계에 적합한 소자로 각광받고 있다. 본고에서는 새로운 구조의 SOI MOSFET 구조들의 특성과 장, 단점을 검토하고 나아가 BJT(Bipolar Junction Transistor) 및 기타 소자들을 SOI 구조로 제작한 결과에 대해 간단히 검토함으로써 1999년 현재 SOI 기술의 현황을 소개하고자 한다.

• 전기전자학회논문지
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• 제13권1호
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• pp.87-93
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• 2009

본 논문에서는 높은 홀딩 전압을 갖는 사이리스터(SCR; Silicon Controlled Rectifier)구조에 기반 한 새로운 구조의 ESD(Electro-Static Discharge) 보호 소자를 제안하였다. 홀딩전압은 애노드단을 감싸고 있는 n-well에 p+ 캐소드를 확장시키고, 캐소드단을 n-well로 추가함으로써 홀딩전압을 증가시킬 수 있다. 제안된 소자는 높은 홀딩전압 특성으로 높은 래치업 면역성을 갖는다. 본 연구에서 제안된 소자의 전기적 특성, 온도특성, ESD 감내특성을 확인하기 위하여 TCAD 시뮬레이션 툴을 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 소자는 10.5V의 트리거 전압과 3.6V의 홀딩전압을 갖는다. 그리고 추가적인 n-well과 확장된 p+의 사이즈 변화로 4V이상의 홀딩전압을 갖는 것을 확인하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2001년도 춘계학술대회 논문집
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• pp.865-868
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• 2001

We designed and fabricated a planner-type thermoelastic microactuator with a latch-up operation for optical switching. Latch-up actuation is prerequisite to implement an optical switch with low power consumption and high reliability. The proposed microactuator consists of four cantilever-shaped thermal actuators, four displacement linkages, two shallow arch-shaped leaf springs, a mobile shuttle mass with a micromirror, and four elastic boundaries. The structural layer of the planar microactuator is phosphorous-doped 12$\mu\textrm{m}$-thick polysilicon, and the sacrificial layer is LTO(Low Temperature Oxide) of 3$\mu\textrm{m}$thickness. The displacement of actuator is as large as 3$\mu\textrm{m}$when the length of actuation bar is 100$\mu\textrm{m}$in length at 5V input voltage. The proposed microactuators have advantages of easy assembly with other optical component by way of fiber alignment in the substrate plane, and its fabrication process features simplicity while retaining batch-fabrication economy.

• 한국통신학회논문지
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• 제17권8호
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• pp.898-907
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• 1992

본 논문은 latch-up의 가능성을 최소화하는 여러가지 방법 중 공정이나 재질 변겨에 의한 방법이 아닌, mask의 layout 변경에 의한 latch-up 최소화 방법에 대하여 기술하였다. 기존의 공정이나 재질 변경에 의한 방법이 어려운 공정이나 특수 시설 사용을 전제로 하고 있는 반면, mask의 layout 변경에 의한 방법은 기존의 공정을 그대로 사용할 수 있는 장점을 갖고 있다. Layout 변경에 의한 latch-up 최소화 방법 수행을 위하여 substrate의 N+와 S-W접합(substrate-well 접합 )사이의 거리를 a, S-W 접합에서 well의 P+까지의 거리를 b로 하여 a와 b가 다른 6개의 latch-up model과 guard ring 구조를 갖는 3개의 latch-up 모델을 만들어 latch-up관련 변수에 대하여 비교 검토 하였다.

• 전기전자학회논문지
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• 제26권1호
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• pp.119-123
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• 2022

본 논문은 추가 기생 바이폴라 BJT로 인해 높은 홀딩전압을 갖는 ESD 보호소자에 Self-Biasing 구조를 추가하여 12V 급 어플리케이션에 적합한 새로운 ESD 보호소자를 제안한다. 제안된 소자의 동작원리와 전기적 특성 검증을 위해 Synopsys사의 TCAD Simulation을 사용하여 current density simulation과 HBM simulation을 수행하였고 추가된 Self-Biasing 구조 동작을 확인하였다. Simulation 결과 제안된 ESD 보호소자는 기존의 ESD 보호소자와 비교하여 높은 수준의 홀딩전압을 갖는 것을 확인하였고 이는 듀얼구조로 인한 높은 면적효율과 12V급 어플리케이션에서 충분한 래치업 면역 특성을 가질 것으로 기대된다.

• 한국소프트웨어감정평가학회 논문지
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• 제16권2호
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• pp.109-115
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• 2020

본 논문에서는 어댑터나 배터리에 의해 단일전원을 공급받는 IT기기에서, 저렴한 buck 소자를 이용해 마이너스 전압을 발생할 때 발생하는 문제점을 분석하였다. 원인 분석을 위해 buck 소자의 동작원리와 inverter 회로의 원리를 살펴보고, buck 소자를 이용해 inverter 회로를 구성했을 떄의 회로적 특성을 분석하였다. 분석 결과 buck 소자를 이용한 inverter회로는 초기에 큰 기동전류가 필요함을 확인하였으며, 특히 전원을 공급하는 회로에서 기동전류에 미치지 못하는 전류용량일 경우 래치 업 현상과 유사한 상태에 빠질 수 있음을 확인하였다. 분석결과를 확인하기위해 실험회로를 구성하고 입력전류를 확인한 결과, 공급전류가 충분한 경우 과전류가 흐르면서 기동됨을 확인하고, 공급전류가 충분치 않은 경우에는 회로가 기동하지 못해 래치 업 현상이 발생해 회로 전체가 위험상태에 도달함을 확인하였다.