• 정보와 통신
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• 제19권11호
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• pp.85-108
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• 2002

향후 다양한 무선 통신 규격들의 통합 수용을 위한 SDR (Software Defined Radio) 기술이IMT-2000 이후의 4세대 이동 통신 시스템을 위한 핵심 기술로써 심각하게 고려되고 있다. 이에 부응하여 SDR기반의 멀티모드용 통신 시스템을 구성하기 위한 주요 기술로서 디지털 IF 기술에 대한 필요성이 급속도로 고조되고 있는 상황이다. 최근 ABC/DAC 및 범용 디지털 신호처리 소자들의 고속화 및 고성능화로 인해 If (Intermediate Frequency) 대역과 기저대역 신호들 간의 직접 디지털 변환의 구현이 현실화되고 있다. 사용자의 관점에서 국지적으로 상용화되고 있거나 장래에 출현할 다양한 이동 통신 시스템 규격들 및 이에 대해 사업자들에게 할당되는 주파수 대역들이 서로 다른 점을 고려할 때, 이종 시스템 혹은 사업자들에게 할당된 주파수 대역에 구애받지 않고 언제 어디서나 자유롭게 무선 채널을 엑세스하고 또한 특정 채널을 임의로 선택하기 위한 디지털 If기술의 실현이 필수적이다 이러한 SDR기반 디지털 If 기술은 소프트웨어적으로 재구성 가능한 하드웨어 구조를 요구하며, 특정 이동 통신 규격의 물리 계층만을 지원하는 무선 인터페이스가 아닌 다중이동 통신 모드를 지원할 수 있는 유연성이 가미된 채널화 알고리즘이 필요하게 된다. 따라서 디지털 If기술은 무선 인터페이스 처리 부분, 즉 주파수 상 하향 변환 및 채별 선택 조합을 용도에 맞게 단일의 하드웨어 플렛폼 상에서 고속 디지털 신호처리 알고리즘을 기반으로 동작하기 위한 기능을 필연적으로 요구한다. 본 논문에서는 향후 SDR 기반의 기지국 및 단말기 운영 및 구생 모델을 제시하며, 디지털 If에 대한 필요성 및 동작 원리, 그리고 요소 기능들에 대한 구체적인 동작 원리 및 디지털 If와 더불어 활용 가능한 기술에 대하여 논의한다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.115-120
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• 2002

본 논문은 Field Programmable Gate Array (FPGA)와 디지털 신호처리 소자를 이용한 IS-95 CDMA신호 처리기 FPGA와 고속의 ADC/DAC를 이용한 기저대역과 중간주파수(IF)의 디지털 변환기 그리고 주파수 상·하향 변환기를 구현하였다. IS-95 CDMA 채널 처리기는 짧은 PN 코드 발생기와 왈쉬 코드 발생기로 파일롯 채널의 신호를 발생시킨다. 디지털 IF는 FPGA, 디지털 송·수신 신호처리 소자와 고속의 ADC/DAC로 구성하였다. 주파수 상·하향 변환기는 필터, 믹서, 디지털 감쇠기와 PLL로 구성되어 중간주파수(IF)와 RF 주파수를 변환하였다. 이 구현된 시스템은 IS-95 CDMA 기지국 장비 등에 장착할 수 있다.

• 전자공학회지
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• 제30권4호
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• pp.422-422
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO 등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO(Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW 필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• 전자공학회지
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• 제30권4호
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• pp.76-88
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO (Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• 한국통신학회논문지
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• 제25권5A호
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• pp.743-750
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• 2000

본 논문에서는, 디지털 IF 다운 샘플러와 업 샘플러의 저전력 구현을 위한 블록 필터링 아키텍처를 제안한다. 소프트웨어 라디오와 같은 차세대 이동통신 방식에서 디지털 IF 다운 샘플러와 업 샘플러의 효율적인 구현방법이 더욱더 요구되어가고 있는 추세이다. 디지털 IF 다운 샘플러는 앞단에 데시메이션 필터를 수반하여 구성되며, 업 샘플러는 뒷단에 인터폴레이션 필터가 수반디어 구성된다. 본 논문의 다운 샘플러 아키텍처에서는 블록 필터링 구조가 갖는 병렬처리 구조를 이용하여 필터를 구현하였으며, 블록 필터링 아키텍처에서 구조적으로 생겨나는 업 샘플링을 직렬로 연결되는 다운 샘플러와 상쇄시킴으로서 효과적인 구조가 만들어짐을 보인다. 또한 업 샘플러 아키텍처에서는 인터폴레이션 필터의 블록 필터링에서 만들어지는 다운 샘플링이 앞단의 업 샘플러와 상쇄되어 병렬처리와 저속의 처리가 가능해짐을 보인다. 본 논문에서 제안된 아키텍처와 Polyphase 아키텍처를 비교 분석한다. 리와 저속의 처리가 가능해짐을 보인다. 본 논문에서 제안된 아키텍처와 Polyphase 아키텍처를 비교 분석한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.951-954
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• 2001

본 논문에서는 SDR (Software Defined Radio)시스템을 위한 디지털 IF (Intermediate Frequency)수신기를 구현하였다[1][2]. 구현된 수신기의 하드웨어 구조는 AD변환부, PDC(Programmable Down Converter)부, DSP (Digital Signal Processing)부분으로 이루어졌다. AD변환부는 Analog Devices사의 AD6644를 이용하여 아날로그 신호를14bit의 디지털 신호로 변환된다. PDC부분은 Intersil사의 HSP 50214B를 이용하여 14bit 샘플 된 IF(Intermediate Frequency)입력을 혼합기와 NCO(Numerically Controlled Oscillator)에 의해 기저대역으로 다운 시키는 역할을 한다. PDC는 CIC (Cascaded Integrator Comb)필터, Halfband 필터 그리고 프로그램할 수 있는 FIR필터로 구성되어 있다. 그리고 PDC부분을 제어하고 PDC부분에서 처리할 수 없는 캐리어, 심볼 트래킹을 위해 Texas Instrument사의 16비트의 고정소수점 DSP인 TMS320C5416과 Altera사의 FPGA를 사용하였다. 그러므로 중간주파수 대역과 기저대역 간의 신호변환을 디지털 신호처리를 수행함으로써 일반적인 아날로그 처리방식보다 고도의 유연성과 고성능 동작이 가능하고 시간과 환경 변화에 우수한 동작 특성을 제공한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2006년도 추계학술대회 학술발표 논문집 제16권 제2호
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• pp.7-10
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• 2006

지능형 디지털 재설계 기법의 중요한 가정은 퍼지 IF-THEN 규칙의 발화도가 샘플링 구간에서 샘플링 순간의 값으로 근사화 된다는 점이다. 본 논문은 퍼지 IF-THEN 규칙 발화도의 근사화 가정을 배제한 경우에 대하여 기존의 지능형 디지털 재설계 기법에 의하여 재설계된 디지털 제어기의 안정화 가능성을 조사한다.

• 대한전자공학회논문지SP
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• 제37권5호
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• pp.115-123
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• 2000

본 논문에서는, 고속의 필터링이 요구되는 IF 디지털 다운 컨버터를 위한 새로운 블록 FIR(Finite Impulse Response) 필터링 아키텍처를 제안한다 디지털 다운 컨버터는 디지털 믹서, 데시메이션 필터, 그 리고 다운 샘플러로 구성된다 본 논문이 제안하는 아키텍처는 블록 필터링의 병렬처리 구조를 이용하여 데시메이션 필터를 구성함으후서 블록 필터링 아키텍처에서 구조적으로 생겨나는 업 샘플링이 직렬로 연결되는 다운 샘플러와 상쇄되어 구조가 간략하게 되어짐을 보인다 이와 더불어 블록 FIR 구조를 이용하여 필터계수의 갯수가 블록의 크기의 역비례로 감소되어, 계산량이 그 만큼 감소되어짐을 보인다. 끝으로, 디지털 믹서의 0이 필터의 병렬입력을 0으로 만드는 것을 이용하여 아키텍처의 복잡도가 더욱 감소됨을 보이게된다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.879-885
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• 2004

본 논문에서는 DDC(Digital Down Convertor)를 가지는 디지털 수신기의 적응 신호처리에 대해 서술하였다. DDC는 NCO(Numerically Controlled Oscillator)와 디지털 LPF(Low Pass Filter)로 구성되어 있으며, 수치적 알고리즘에 의해 수신된 신호를 처리한다. 통과대역 샘플링 기법을 이용한 디지털 수신기의 시뮬레이션 결과를 보여주고 있으며, 수치적으로 처리되는 DDC에 의해 수신된 low IF 신호가 zero IF 신호로 변환되는 것을 확인하였다 또한, 고분해능을 가지는 MUSIC(Multiple Signal Classification) 알고리즘을 이용한 DOA(Direction Of Arrivals) 추정 기법을 기술하고 있다 DOA의 분해능의 정확도가 입력 샘플링 수와 안테나 소자 수에 의존하는 것을 확인하였다

• 마이크로전자및패키징학회지
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• 제8권1호
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• pp.19-25
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• 2001

본 연구에서는 디지털 셀룰러용 IF Frequency Synthesizer의 설계, 시뮬레이션 결과 및 측정 결과를 기술하였으며, 공정 및 소자 라이브러리는 AMS사의 0.8 $\mu\textrm{m}$ BiCMOS를 사용하였다. IF Frequency Synthesizer부는 IF 전압제어발진기, 위상검파기, 8분배기, 차지 펌프 및 루프 필터(Loop Filter) 등을 포함하고 있다. 공급전원은 2.7에서 3.6 V이며, IF VCO의 조절전압은 0.5~2.7V이고, 소비전류는 11 mA로 설계결과와 측정결과가 유사한 결과를 보였다.