• Information and Communications Magazine
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• v.19 no.11
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• pp.85-108
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• 2002

향후 다양한 무선 통신 규격들의 통합 수용을 위한 SDR (Software Defined Radio) 기술이IMT-2000 이후의 4세대 이동 통신 시스템을 위한 핵심 기술로써 심각하게 고려되고 있다. 이에 부응하여 SDR기반의 멀티모드용 통신 시스템을 구성하기 위한 주요 기술로서 디지털 IF 기술에 대한 필요성이 급속도로 고조되고 있는 상황이다. 최근 ABC/DAC 및 범용 디지털 신호처리 소자들의 고속화 및 고성능화로 인해 If (Intermediate Frequency) 대역과 기저대역 신호들 간의 직접 디지털 변환의 구현이 현실화되고 있다. 사용자의 관점에서 국지적으로 상용화되고 있거나 장래에 출현할 다양한 이동 통신 시스템 규격들 및 이에 대해 사업자들에게 할당되는 주파수 대역들이 서로 다른 점을 고려할 때, 이종 시스템 혹은 사업자들에게 할당된 주파수 대역에 구애받지 않고 언제 어디서나 자유롭게 무선 채널을 엑세스하고 또한 특정 채널을 임의로 선택하기 위한 디지털 If기술의 실현이 필수적이다 이러한 SDR기반 디지털 If 기술은 소프트웨어적으로 재구성 가능한 하드웨어 구조를 요구하며, 특정 이동 통신 규격의 물리 계층만을 지원하는 무선 인터페이스가 아닌 다중이동 통신 모드를 지원할 수 있는 유연성이 가미된 채널화 알고리즘이 필요하게 된다. 따라서 디지털 If기술은 무선 인터페이스 처리 부분, 즉 주파수 상 하향 변환 및 채별 선택 조합을 용도에 맞게 단일의 하드웨어 플렛폼 상에서 고속 디지털 신호처리 알고리즘을 기반으로 동작하기 위한 기능을 필연적으로 요구한다. 본 논문에서는 향후 SDR 기반의 기지국 및 단말기 운영 및 구생 모델을 제시하며, 디지털 If에 대한 필요성 및 동작 원리, 그리고 요소 기능들에 대한 구체적인 동작 원리 및 디지털 If와 더불어 활용 가능한 기술에 대하여 논의한다.

• Journal of the Korea Society of Computer and Information
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• v.7 no.4
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• pp.115-120
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• 2002

This paper presents the implementation of IS-95 CDMA signal processor, baseband and Intermediate Frequency(IF) digital converter using Field Programmable Gate Array(FPGA) and ADC/DAC and frequency up/down converter IS-95 CDMA channel processor is generated the pilot channel signal with short PN code and Walsh-code generator. The digital If is composed of FPGA. digital transmit/receive signal processor and high speed analog-to-digital converter(ADC) and digital-to-analog converter(DAC). The frequency up/down converter consisted of filter, mixer, digital attenuator and PLL is analog conversion between intermediate frequency(IF) and baseband. This implemented system can be deployed in the IS-95 CDMA base station device etc.

• The Magazine of the IEIE
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• v.30 no.4
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• pp.422-422
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO 등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO(Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW 필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• The Magazine of the IEIE
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• v.30 no.4
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• pp.76-88
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO (Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.5A
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• pp.743-750
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• 2000

In this paper, low-power block filtering architecture for digital If down sampler and up sampler is proposed. Software radio technology requires low power and cost effective digital If down and up sampler. Digital If down sampler and up sampler are accompanied with decimation filter and interpolation filter, respectively. In the proposed down sampler architecture, it is shown that the parallel and low-speed processing architecture can be produced by cancellation of inherent up sampler of block filter and down sampler. Proposed up sampler also utilizes cancellation of up sampler and inherent down sampler of block filtering structure. The proposed architecture is compared with the conventional polyphase architecture.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.951-954
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• 2001

본 논문에서는 SDR (Software Defined Radio)시스템을 위한 디지털 IF (Intermediate Frequency)수신기를 구현하였다[1][2]. 구현된 수신기의 하드웨어 구조는 AD변환부, PDC(Programmable Down Converter)부, DSP (Digital Signal Processing)부분으로 이루어졌다. AD변환부는 Analog Devices사의 AD6644를 이용하여 아날로그 신호를14bit의 디지털 신호로 변환된다. PDC부분은 Intersil사의 HSP 50214B를 이용하여 14bit 샘플 된 IF(Intermediate Frequency)입력을 혼합기와 NCO(Numerically Controlled Oscillator)에 의해 기저대역으로 다운 시키는 역할을 한다. PDC는 CIC (Cascaded Integrator Comb)필터, Halfband 필터 그리고 프로그램할 수 있는 FIR필터로 구성되어 있다. 그리고 PDC부분을 제어하고 PDC부분에서 처리할 수 없는 캐리어, 심볼 트래킹을 위해 Texas Instrument사의 16비트의 고정소수점 DSP인 TMS320C5416과 Altera사의 FPGA를 사용하였다. 그러므로 중간주파수 대역과 기저대역 간의 신호변환을 디지털 신호처리를 수행함으로써 일반적인 아날로그 처리방식보다 고도의 유연성과 고성능 동작이 가능하고 시간과 환경 변화에 우수한 동작 특성을 제공한다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2006.11a
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• pp.7-10
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• 2006

지능형 디지털 재설계 기법의 중요한 가정은 퍼지 IF-THEN 규칙의 발화도가 샘플링 구간에서 샘플링 순간의 값으로 근사화 된다는 점이다. 본 논문은 퍼지 IF-THEN 규칙 발화도의 근사화 가정을 배제한 경우에 대하여 기존의 지능형 디지털 재설계 기법에 의하여 재설계된 디지털 제어기의 안정화 가능성을 조사한다.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.37 no.5
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• pp.115-123
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• 2000

In this paper, a block FIR(Finite Impulse Response) filtering architecture is proposed for IF digital down converter. Digital down converter consists of digital mixers. decimation filters and down samplers. In this proposed structure, it is shown that a efficient parallel decimation filter architecture can be produced by cancellation of inherent up sampling of the block filter and following down sampler Furthermore. it is shown that computational complexity of the proposed architecture is reduced by exploiting the block FIR structure and zero values of the digital mixers.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.4
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• pp.879-885
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• 2004

This paper describes an adaptive signal processing of digital receiver with digital down convertor(DDC). DDC is composed of numerically controlled oscillator(NCO) and digital low pass filler and the received signal is processed by numerical algorithm. The simulation results of digital receiver using the passband sampling technique are presented and we confirmed that the received low IF signal is converted to zero IF by numerically processed DDC. Direction of arrival(DOA) estimation technique using multiple signal classification(MUSIC) algorithm with high resolution is also discussed. We knew that an accurate resolution of DOA depends on the input sampling numbers and antenna element numbers.

• Journal of the Microelectronics and Packaging Society
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• v.8 no.1
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• pp.19-25
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• 2001

In this paper, the design and simulation results of IF frequency synthesizer section has been described. We has been used 0.8 $\mu\textrm{m}$ BiCMOS device and library of the AMS. IF frequency synthesizer section has been contained IF VCO, Phase Detector, Divide_by_8, Charge Pump and Loop Filter. IF frequency synthesizer has been shown operating voltage of 2.7~3.6 V, control voltage of 0.5~2.7 V and supply current of 11 mA. The measured results have been showed good agreement with the simulation results about supply current.