• 한국정보통신학회논문지
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• 제6권2호
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• pp.151-158
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• 2002

본 논문에서는 저 위상잡음과 고안정 특성을 나타내는 디지털 MMDS용 위상고정 발진기를 설계하였으며 전압제어 발진기용 능동소자의 비선형 등가모델에 의하여 저 위상잡음 파라미터와 안정된 전압제어 발진기의 필요충분 조건을 분석하였다. 설계된 전압제어 발진기에 위상고정루프를 적용하여 위상고정 마이크로파 발진기를 구현하였으며 고안정 전압제어 발진기에 대하여 시뮬레이션한 결과 －90dBc/Hz @ 10KHz의 위상잡음을 보였으며 위상고정 마이크로파 발진기에 대한 실험 결과 －85dBc/Hz @ 10KHz의 위상잡음을 얻었다. 고안정도와 저 위상잡음특성을 나타내는 위상고정 마이크로파 발진기의 설계모델을 디지털 MMDS 단말기용 고안정 주파수 합성기로 응용할 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.94-99
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• 2010

본 논문에서는 디지털 제어 발진기의 전력소모를 최적화하는 설계기법을 제안한다. 디지털 제어 발진기의 Coarse tuning 비트수와 Fine tuning 비트수를 조절하여 LSB Resolution, 주파수 범위, 선형성, 이식성에는 영향을 주지 않고 전력소모를 최적화한다. 이를 위해 제어 비트에 따른 디지털 제어 발진기의 전력소모 변화를 분석하였다. 본 논문에서는 0.13um 1.2V CMOS 라이브러리를 이용하여 제안한 설계기법을 적용한 경우와 그렇지 않은 경우를 모두 설계, 모의실험 및 검증하였다. 제안한 설계기법을 적용한 디지털 제어 발진기는 모의실험결과 283MHz부터 1.1GHz의 클록을 생성할 수 있으며, LSB Resolution은 1.7ps이다. 디지털 제어 발진기의 출력 주파수가 1GHz일 때 전력소모는 2.789mW이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.242-245
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• 2001

본 논문은 디지털 위성용 하향변환기에 적용되는 고안정 전압제어 마이크로파 발진기의 위상잡음 특성을 분석하였다. 전압제어 마이크로파 발진기는 능동소자의 비선형 등가모델과 궤환회로의 영향을 고려하여 유전체 공진 마이크로파 발진기를 위상잡음과 출력 전력에 절충(trade-off)하여 설계하였고, 13.25GHz의 발진주파수에서 출력이득은 12dBm이고, 위상잡음은 옵셋 주파수 100KHz 에서 -107.91dBc를 보였다. 바렉터 다이오드 동작에 의한 튜닝 범위는 2MHz/V로 위상동기 발진기에 응용할 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.34-41
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• 2011

본 논문은 넓은 튜닝 범위와 정밀한 해상도 성능을 가지는 능동 인덕터를 이용한 디지털 제어 발진기에 대한 논문이다. 디지털 제어 발진기의 주파수를 조정하기 위해 능동 인덕터의 트랜스컨덕턴스를 디지털적으로 조정하는 구조를 제안하였으며, 디지털 제어 발진기의 이득 또한 디지털적으로 조정하여 이득 변화를 상쇄하도록 하였다. 또한, 넓은 튜닝 영역과 정밀한 해상도를 구현하기 위해 자동 3 단계 주파수 및 이득 튜닝 루프를 제안하였다. 디지털 제어 발진기의 총 주파수 튜닝 영역은 2.1 GHz ~ 3.5 GHz로 1.4 GHz의 영역으로 이는 2.4 GHz의 중간 주파수에 대하여 58 %에 해당한다. 유효 주파수 해상도는 시그마 델타 모듈레이터를 사용하여 0.14 kHz/LSB를 구현하였다. 제안하는 디지털 제어 발진기는 0.13 ${\mu}m$ CMOS 공정으로 설계 되었다. 전체전력 소모는 1.2 V 공급전압에서 6.6 mW이며 위상 잡음 성능은 2.4 GHz 중간 주파수의 경우, 1 MHz 오프셋에서 -120.67dBc/Hz 성능을 보이고 있다.

• 조명전기설비학회논문지
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• 제24권4호
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• pp.1-9
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• 2010

LED구동회로및 제어회로를 개발하였다. 개발된 LED구동회로는 새로운 PWM회로를 가지고 있으며 LED열의 디밍, 전류 및 온도제어 및 통신 기능을 할 수 있다. 개발된 PWM회로는 기본적인 디지털 논리소자를 사용하여 만들어 질 수 있는 두 개의 링 발진기와 한 개의 카운터로 구성되어 있다. 부가적으로 이 회로는 온-오프 제어 모드, 비상모드, 전력절감모드를 가지고 있으며 직열통신을 이용해서 제어된다. 설계 된 PWM 발생기와 제어회로는 마그나칩/하이닉스의 디지털 공정을 이용하여 제작되었다. 제작된 칩은 LED구동장치와 제어기 보드에 장착되어 테스트 되었으며 성공적으로 동작하였다.

• 대한전자공학회논문지TC
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• 제48권2호
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• pp.95-104
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• 2011

본 논문에서는 complementary 나선형 공진 구조와 인터디지털 구조 기반의 메타물질 전송 선로가 전압 제어 발진기의 위상 잡음을 줄이기 위해서 제안되었다. 이와 같은 메타물질 전송 선로는 접지 면에 식각된 complementary 나선형 공진 구조의 배열과 신호 면의 인터디지털 전송 선로를 적용하여 구현되었다. 신호 면의 인터디지털 전송 선로는 인터디지털 구조가 없는 일반적인 전송 선로보다 더 높은 공진 Q 특성을 얻기 위해서 사용되었다. 제안된 메타물질 전송 선로의 공진 특성과 Q 특성의 고유 포화 특성이 신호 면의 전송 선로의 폭, complementary 나선형 공진 구조의 크기, complementary 나선형 공진 구조 사이의 전류 방향, complementary 나선형 공진 구조의 단위 셀 쌍의 수를 변화시킴으로써, 그리고 인터디지털 구조의 유무에 의해서 분석되어졌다. 제안된 전압 제어 발진기의 위상 잡음과 주파수 조절 범위는 -127.50~-125.33 dBc/Hz @ 100 kHz와 5.744~5.852 GHz이다.

• 한국정보통신학회논문지
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• 제7권5호
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• pp.863-871
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• 2003

본 논문에서는 pHEMT의 게이트 전압을 제어하여 저 위상잡음과 고 안정 특성을 나타내는 Ku-band위상 동기유전체공진 발진기를 설계하였다. 발진기를 설계에서 위상잡음에 영향을 주는 P-HEMT의 비선형소자를 선정하고 게이트 전압에 따라 최소 위상잡음을 나타내도록 최적화 시켰으며 바이어스에 따른 산란계수를 이용하여 전압제어 마이크로파 발진기를 설계한 후 안정특성을 위하여 위상동기회로를 적용하였다. 디지털마이크로파 통신시스템에 이용되는 10.75GHz의 주파수에서 동작되는 고안정 위상동기발진기는 전치분주기 형태로 제작하였으며 설계된 마이크로파 발진기는 9.17dBm 출력전력과 -88 dBc/Hz @10KHz의 위상잡음 특성을 나타내었다.

• 전자공학회논문지 IE
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• 제46권1호
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• pp.1-6
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• 2009

본 논문에서는 광대역 주파수 합성기의 구현을 위하여 주파수 검출 범위와 락킹 시간을 개선한 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조에서는 광대역의 고속 주파수 비교기를 위하여 광역 디지털 로직 직교상관기를 사용하였고, 2 비트 업-다운 카운터 및 시그마-델타 변조기를 적용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 따라서 양자화에 의한 잡음으로부터 추가되는 위상 잡음을 감소시킬 수 있으며, 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 고속의 락킹 및 광대역 지원, 그리고 저전력 현에 적합하다.

• 한국통신학회논문지
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• 제18권5호
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• pp.739-745
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• 1993

이동통신 기기에서 온도에 대해서 고안정의 주파수 합성기를 구현함은 중요하다. 그런데, 고안정의 주파수 합성기를 구현하기 위해서는 기준 주파수를 제공하는 발진기가 온도에 대해서 안정해야만 한다. 본 논문에서는 이러한 필요성에 따라서 디지털 방식을 이용한 TCXO가 구현된다. DTCXO는 온도 감지부, 제어부, VCXO로 나뉜다. 구현된 DTCXO의 주파수 안정도는 평균 0.94ppm이다. 이는 아나로그 방식을 이용한 TCXO의 안정도인 2.5ppm과 비교해볼 때, 향상된 결과이다.

• 전자공학회논문지 IE
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• 제47권2호
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• pp.1-7
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• 2010

이 논문에서는 PLL에 기반한 주파수 합성기의 구현에 있어서 전력 소모를 줄이기 위한 저전력 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조의 디지털 PLL에서는 초기 주파수 비교를 위하여 광대역 디지털 로직 직교상관기를 사용 하고, 최종 주파수 비교를 위하여 저전력 특성을 갖는 협대역 디지털 로직 직교상관기를 사용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 또한 동작하지 않는 디지털 블록의 전력을 최소화하는 회로 기법을 적용함으로써 대기 전력 소모를 추가적으로 줄일 수 있도록 하였다. 제안된 디지털 PLL의 동작 및 저전력 특성은 MOSIS 1.8V $0.35{\mu}m$ CMOS 공정 조건에서 MyCAD를 이용한 설계 및 모의실험을 통해 검증하였으며, 20% 정도의 전력 소모 감소 효과를 확인하였다.