• 대한전자공학회논문지SD
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• 제39권4호
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• pp.26-34
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• 2002

본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사이온 분포가 계산되며, 단위 공정 뿐만 아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.

• 한국전자통신학회논문지
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• 제7권4호
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• pp.833-837
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• 2012

SC1(Standard Cleaning) 시간을 줄여 STI 측벽에서의 실리콘 손실 및 과도절개를 최소화하여 DRAM에서의 데이터 유지시간을 증가시키는 방법을 제안한다. SC1 시간 최적화를 통해 STI 상층 모서리부에서의 기생 전기장을 약화시킴으로서 Inverse Narrow Width 효과를 감소시키면 셀 트랜지스터의 Subthreshold 누설의 증가없이 채널 도핑농도가 감소하게 된다. 이것은 셀 접합에서 P-Well간 공핍 영역에서의 전기장을 최소화하여 일드나 데이터 유지시간의 증가를 보여 주었다.