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Design of a Question-Answering System based on RAG Model for Domestic Companies

  • Gwang-Wu Yi;Soo Kyun Kim
    • 한국컴퓨터정보학회논문지
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    • 제29권7호
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    • pp.81-88
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    • 2024
  • 생성형 AI 시장의 급속한 성장과 국내 기업과 기관의 큰 관심에도 불구하고, 부정확한 정보제공과 정보유출의 우려가 생성형 AI 도입을 저해하는 주된 요인으로 나타났다. 이를 개선하기 위해 본 논문에서는 검색-증강 생성(Retrieval-Augmented Generation, RAG) 구조 기반의 질의응답시스템을 설계·구현하였다. 제안 방법은 한국어 문장 임베딩을 사용해 지식 데이터베이스를 구축하고, 최적화된 검색으로 질문 관련 정보를 찾아 생성형 언어 모델에게 제공된다. 또한, 이용자가 지식 데이터 베이스를 직접 관리하여 변경되는 업무 정보를 효율적으로 업데이트하도록 하고, 시스템이 폐쇄망에서 동작할 수 있도록 설계하여 기업의 기밀 정보의 유출 가능성을 낮추었다. 국내 기업 등 조직에서 생성형 AI를 도입하고 활용하고자 할 때 본 연구가 유용한 참고자료가 되길 기대한다.

SPA 대응 기법을 적용한 이진체 위의 타원곡선 스칼라곱셈기의 하드웨어 구현 (Hardware Implementation of Elliptic Curve Scalar Multiplier over GF(2n) with Simple Power Analysis Countermeasure)

  • 김현익;정석원;윤중철
    • 대한전자공학회논문지SD
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    • 제41권9호
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    • pp.73-84
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    • 2004
  • 본 논문에서는 하드웨어 상에 구현된 암호 프리미티브의 안전성을 위협할 수 있는 부채널 공격의 하나인 단순 전력 분석 (Simple Power Analysis)에 대응하는 알고리즘을 제안하고 이를 하드웨어로 구현하고자 한다. 제시하는 알고리즘은 기존에 알려진 대응 알고리즘보다 스칼라 곱셈 방법이 보다 효율적인 장점이 있다. 기존의 대응 알고리즘은 연산의 종속성 때문에 하드웨어의 장점인 병렬 처리 기법을 효율적으로 적용하기 어려운 단점이 존재한다. 이러한 단점을 보완코자 본 논문에서 제시하는 알고리즘은 동작 성능의 저하를 최소화하기 위해 역원 계산 시간 동안 곱셈 및 제곱 연산을 수행할 수 있도록 구성하였다. 또한 하드웨어 기술 언어인 VHDL(VHSIC Hardware Description Language)로 제안 알고리즘을 구현하여 성능 검증을 수행하였으며 이의 활용을 모색하였다. 하드웨어 합성은 Syplify pro7.0을 사용하였으며, 타겟 칩 Xillinx VirtexE XCV2000EFG1156을 대상으로 하였을 때 전체 등가 게이트는 60,608게이트, 최대 동작 주파수는 약 30Mhz로 산출되었다. 본 논문에서 제시한 스칼라 곱셈기는 전자 서명(Digital Signature), 암호화(Encryption) 및 복호화(Decryption), 키 교환(Key Exchange)등의 핵심 연산으로 사용될 수 있을 것으로 보이며, 자원 제약이 심한 Embedded-Micom 환경에 적용하였을 경우, 단순 전력 분석에 안전하면서 효율적인 연산 기능을 제공할 수 있을 것으로 보인다.

예외상황 분석을 이용한 계산과정 전달 변환 (Continuation Passing Style Transformation after Exception Analysis)

  • 김정택;이광근
    • 한국정보과학회논문지:소프트웨어및응용
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    • 제27권3호
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    • pp.275-289
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    • 2000
  • 이 논문의 목적은 ML 프로그램의 소스(source)를 수정하여 ML의 예외상황 처리기의 수행속도를 개선하고자 하는 것이다. ML은 함수를 값으로 주고받을 수 있으며 타입을 이용하여 프로그램을 검사해 주는 언어이다. 이러한 ML의 예외상황 처리부분을 사용함으로서 프로그래머는 쉽게 자신의 프로그램의 예외적인 동작을 기술할 수 있다. 하지만, 이러한 예외상황을 처리하기 위해서는 많은 계산이 필요하기 때문에, 예외상황을 처리하는 프로그램 부분이 병목 현상을 일으키는 경우가 많다. 프로그램의 소스를 바꾸어서 예외상황 처리부분이 존재하지 않는 같은 동작을 하는 다른 프로그램으로 바꾸는 방법은 이미 알려져 있지만, 도리어 수행시간이 느려진다. 위의 바꾸는 방법은 '나중에 할 일을 넘겨주는 방식(Continuation Passing Style)'이라고 부르는 방식으로 프로그램의 소스를 바꾸는 방법을 조금 수정하여, 예외상황을 처리하는 부분을 위의 '나중에 할 일(continuation)'과 같은 방식으로 넘겨주어 예외상황 처리부분이 모두 사라지게 된다. 그러나, 이러한 방식은 모든 프로그램내 표현(expression)을 모두 위와 같은 방식으로 바꾸기 때문에, 이로 인해 발생하는 계산이 예외상황을 처리하는 계산보다 더 많아지게 된다. 이 논문에서는 이러한 단점을 개선하여 프로그램내에서 예외상황 처리부분을 없애는데 꼭 필요한 표현 만을 정적분석을 사용하여 골라내어 이를 선택적으로 변환하는 방법을 사용한다.

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실시간 영상 감시를 위한 웹 카메라 시스템의 구현에 관한 연구 (A Study on the Implementation of the Web-Camera System for Realtime Monitoring)

  • 안영민;진현준;박노경
    • 전기전자학회논문지
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    • 제5권2호
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    • pp.174-181
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    • 2001
  • 본 논문에서는 인터넷 상에서 실시간 영상 감시를 위한 웹 카메라 시스템의 구조를 제안하고 구현하였다. 구현된 웹 카메라 시스템은 구현 방식에 따라 두 가지로 개발되었다. 첫 번째 시스템에서는 웹서버와 카메라 서버가 서로 동일한 시스템 상에서 구현되어 동작되도록 하였다. 이 시스템에서는 동영상 파일이 주기적으로 JPEG 파일로 압축되어 인터넷을 통하여 사용자에게 전달된다. 두 번째 시스템에서는 웹서버와 카메라 서버가 서로 다른 시스템에 구현되도록 하여 카메라 서버가 동영상 파일을 웹서버로 전송하면 최종적으로 웹서버에 접속한 사용자에게 동영상 파일을 전송하도록 하였다. JPEG으로 압축된 영상 이미지의 전송을 위하여 본 시스템은 자바 애플릿과 자바 스크립트를 사용하여 개발되었는데 이는 ActiveX나 스크립트 언어만을 사용한 경우보다 운영시스템과 브라우저에 독립적으로 동작할 수 있게 하기 위함이다. 본 논문에서 구현된 두 가지 구조의 시스템의 성능 비교를 위하여 각 시스템에 대하여 전송되는 데이터의 트래픽을 초당 바이트 단위로 측정하여 그 결과를 시뮬레이션 하였다.

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32비트 부동소수점 DSP의 Cycle Based Simulator에 관한 연구 (A Study on Cycle Based Simulator of a 32 bit floating point DSP)

  • 우종식;양해용;안철홍;박주성
    • 전자공학회논문지C
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    • 제35C권11호
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    • pp.31-38
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    • 1998
  • 본 논문에서는 C 언어로 코딩된 32 비트 부동소수점 DSP(Digital Signal Processor)의 CBS(Cycle Base Simulator)의 설계에 관한 내용을 다룬다. 개발된 CBS는 TMS320C30과 호환되는 DSP 설계를 위한 것으로 VHDL로 게이트 레벨 설계에 앞서 DSP의 구조, 기능블록의 동작, 제어신호 등을 확정하는 데 사용된다. CBS는 상용 시뮬레이터에서는 제공되지 않는 각 파이프라인 스텝에서의 제어신호, 주요 기능 기능블록의 값, 버스 및 레지스터의 값을 알려주므로 게이트 레벨 설계시 중요한 레퍼런스가 된다. 이러한 주 기능 외에 CBS의 효율적인 수행과 결과 확인을 위하여 여러 가지 인터페이스 기능이 추가되었다. CBS의 동작의 검증은 여러 알고리즘에 대하여 상용 시뮬레이터의 결과 비교를 통하여 이루어졌으며, 전체 DSP의 시뮬레이션 속도는 VHDL을 통한 로직 시뮬레이션보다 수십 배가 빠른 것을 확인하였다. 본 연구에서 만든 CBS는 특정 DSP를 위한 것이지만 그 개념은 다른 VLSI 설계에 응용될 수 있을 것이다.

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네트워크 패킷 처리를 위한 효율적인 비트 스트림 명령어 세트 (An Efficient Bit Stream Instruction-set for Network Packet Processing Applications)

  • 윤여필;이용석;이정희
    • 대한전자공학회논문지SD
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    • 제45권10호
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    • pp.53-58
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    • 2008
  • 본 논문은 네트워크 프로세서의 패킷 처리 능력 향상을 위한 새로운 명령어 세트를 제한한다. 제안하는 명령어는 패킷 헤더의 결합 연산을 가속화 할 수 있으므로 보다 효율적인 패킷 처리를 수행할 수 있다. 또한 overlay 명령어 처리를 위한 전용 하드웨어 구조를 설계하여 추가 하드웨어로 인한 비용을 최소화 하였다. 이를 위해 LISA 언어를 이용하여 네트워크 프로세서 기본 아키텍처를 설계하고 overlay 블록을 배럴 시프터를 기반으로 최적화 하였다. 이를 합성하여 면적 및 동작 지연시간을 비교하였으며, 컴파일러의 CKF(Compiler Known Function)를 이용하여 C레벨의 매크로 함수에 할당하고 어플리케이션 프로그램에 대한 실행 사이클 및 실행 시간을 비교하여 성능 향상을 확인하였다. Coware사의 processor designer, compiler designer를 이용하여 실험하였으며 Synopsys의 TSMC $0.25{\mu}m$로 합성한 결과 20.7%의 동작 지연시간 감소를 보였고, 전체 실행 사이클에선 제안하는 명령어 세트에 의해 30.8%의 성능 향상을 보였다.

LLRP(Low Level Reader Protocol) 서버를 위한 멀티쓰레드 구조의 설계 (Design of a Multi-Thread Architecture for an LLRP Server)

  • 이태영;김윤호;성영락;오하령
    • 정보처리학회논문지A
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    • 제19A권2호
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    • pp.93-100
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    • 2012
  • LLRP(Low-Level Reader Protocol)는 RFID 리더(LLRP 서버)와 RFID 어플리케이션들(LLRP 클라이언트)간의 인터페이스를 기술하고 있다. LLRP 서버는 여러 기능들을 동시에 수행해야 한다. 본 논문에서는 LLRP 서버를 멀티 쓰레드 구조로 설계한다. 이를 위하여 (i) LLRP 서버와 클라이언트들 간의 동작 절차를 분석하고, (ii) LLRP 서버가 만족해야 할 기능적인 요구조건들을 제시하고, (iii) 그 요구조건들을 만족할 수 있도록 LLRP 서버의 역할을 여러 쓰레드로 나누고, (iv) 쓰레드 수준에서 LLRP 동작 절차를 세분하였다. 설계된 구조를 검증하기 위하여 이산사건 시스템을 계층적이고 모듈화된 방식으로 기술하는 언어인 DEVS 형식론을 이용하여 설계된 내용을 모델링하고 시뮬레이션 하였다. 시뮬레이션 결과, 제안된 구조는 LLRP 표준과 주어진 모든 기능적 요구 조건들을 만족함을 알 수 있었다.

DSP기능을 강화한 RISC 프로세서 core의 ASIC 설계 연구 (A Study on the Design of a RISC core with DSP Support)

  • 김문경;정우경;이용석;이광엽
    • 한국통신학회논문지
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    • 제26권11C호
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    • pp.148-156
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    • 2001
  • 본 논문에서는 RISC 마이크로프로세서에 DSP프로세서를 추가하여 멀티미디어 기능이 강화된 응용에 알맞은 마이크로프로세서(YS-RDSP)를 제안한다. YS-RDSP는 최대 4개의 명령어를 동시에 병렬로 처리할 수 있다. 프로그램의 크기를 줄이기 위해 YS-RDSP는 16비트와 32비트의 두 가지 명령어 길이를 지원한다. YS-RDSP는 칩 하나로 RISC마이크로프로세서의 programmability 및 제어능력에 DSP의 처리능력을 제공하기 위하여 8-KByte ROM과 8-KByte RAM을 내장하고 있다. 칩 내에 있는 주변장치중 하나인 시스템 컨트롤러는 저전압 동작을 위한 3가지의 전압강하모드를 지원하며 SLEEP명령어는 CPU코어와 주변장치의 동작상태를 변환시킨다. YS-RDSP프로세서는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 0.6um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 자동화 P&R에 의해 10.7mm8.4mm코어 면적을 갖도록 레이아웃 되었다.

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연구용 CAD툴에 의한 소형 MPU의 설계 및 파이프라인화의 고찰 (Investigation of Small MPU Design and its Pipelining by Research CAD Tools)

  • 이수정;박도순;송낙윤
    • 한국정보처리학회논문지
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    • 제1권4호
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    • pp.517-530
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    • 1994
  • 본 논문에서는 연구용 VHDL 및 CAD 툴을 사용하여 톱다운 설계방식에 의하여 소 형 마이크로프로세서(MPU;microprocessor unit)의 설계를 수행한다. 이를 위하여 기본 MPU와 이의 파이프라인화 구조를 제안한다. 설계목표와 명령어, 아키텍쳐가 결정되면, 이를 우선 C 언어로 모의실험하여 동작을 확인하며, 다음 VHDL 모의실험의 경우, 주어 진 입력에 대하여 내부 레지스터의 내용을 점검하여 동작을 확인한다. 다음에, 이를 연구용 CAD 툴에 의해 완전주문형(full-custom)/반주문형(semi-custom) 설계방식에 의해 레이아웃을 수행하며 관련 모의 실험을 수행한다. 이어 성능개선을 위하여 제안 한 파이프라인 구조를 모의실험을 통하여 타당성을 확인하며 아울러 관련 문제점 및 향후 연구방향에 관해 논한다. 결론적으로, 본 논문을 통하여 MPU의 설계방법을 정립 하였으며, 아울러 성능개선을 위한 아키텍쳐의 설계변화가 가능하였다.

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IDL을 이용한 16-비트 SIP의 설계와 시뮬레이션에 관한 연구 (A Study on the Design and Simulation of 16-bit SIP by using IDL)

  • 박두열;이종헌
    • 한국통신학회논문지
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    • 제15권1호
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    • pp.29-42
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    • 1990
  • 본 논문에서는 16-비트의 소형명령의 프로세서를 설계할 때 IDL로서의 APL를 사용하고 있다. 그것은 다른 HDL들이 갖지못하는 하드웨어의 구조를 표현하고 기술하는 것이 가능했다. 여기서는 프로세서를 설계할때 전체적인 시스템을 모듈별로 분리하여 설계하였기 때문에, 직접 코딩 방법을 선택하였다. 설계된 각 모듈들은 실험체제를 통하여 입력된 12-비트의 제어워드에 따라 실행되며, 그 실험체제는 기호화된 명령어들로 구성된다. 여기서, 2진코드를 사용하여 SIP의 명령코드를 세팅함으로써, 명령형식과 어셈블러 명령을 구성했고, 실험체제를 통하여 제시된 명령어 세트를 입력함으로써 SIP의 동작을 확인했다. 제시된 SIP에서는 입력하는 프로그램이 기호화된 언어이기 때문에 설계자나 사용자가 시스템의 동작을 쉽게 이해할 수 있을 것이다. 특히, SIP내에서 유니트함수를 임의로 정의할 수 있기 때문에 유니트함수의 사용에 제한을 받지않고 다양하고 쉽게 호출할 수 있을 것이다.

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