• 전기전자학회논문지
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• 제19권1호
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• pp.45-51
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• 2015

최근 IoT(Internet of Things) 기기를 위한 근거리 무선 네트워크 시스템이 널리 활용되면서 점차 보안의 필요성이 증가하고 있다. 본 논문에서는 IEEE 802.15.4 호환 WPAN 기기를 위한 낮은 복잡도를 갖는 128-bit AES-$CCM^*$ 하드웨어를 효율적으로 구현하였다. WPAN 기기에서는 하드웨어 자원과 전력 소모가 매우 제한되기 때문에, 다양한 최적화 기법을 적용하여 낮은 복잡도를 갖는 AES-$CCM^*$ 하드웨어를 구현해야 한다. 본 논문은 하드웨어의 복잡도를 줄이기 위해 composite field 연산을 채택하면서 8-bit 데이터 패스를 갖는 folded AES processing core를 제안한다. 또한 IEEE 802.15.4 표준에서 정의된 $CCM^*$ 모드를 지원하기 위해 적은 하드웨어 자원을 사용하며 응답시간이 빠른 토글 구조의 AES-$CCM^*$ 제안한다. 본 논문에서 제안된 AES-$CCM^*$ 하드웨어는 기존의 하드웨어의 57%에 해당하는 게이트 수로 구현가능하다.

• 전기전자학회논문지
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• 제22권3호
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• pp.522-531
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• 2018

FIPS 186-2에 정의된 224-비트 소수체 타원곡선 암호와 2048-비트 키길이의 RSA 암호를 단일 하드웨어로 통합 구현한 공개키 암호 프로세서 EC-RSA를 설계하였다. ECC의 스칼라 곱셈과 RSA의 멱승 연산에 공통으로 사용되는 유한체 연산장치를 32 비트 데이터 패스로 구현하였으며, 이들 연산장치와 내부 메모리를 ECC와 RSA 연산에서 효율적으로 공유함으로써 경량화된 하드웨어로 구현하였다. EC-RSA 프로세서를 FPGA에 구현하여 하드웨어 동작을 검증하였으며, 180-nm CMOS 셀 라이브러리로 합성한 결과 11,779 GEs와 14 kbit의 RAM으로 구현되었고, 최대 동작 주파수는 133 MHz로 평가되었다. ECC의 스칼라 곱셈 연산에 867,746 클록 사이클을 소요되어 34.3 kbps의 처리율을 가지며, RSA의 복호화 연산에 26,149,013 클록 사이클이 소요되어 10.4 kbps의 처리율을 갖는 것으로 평가되었다.

• 한국콘텐츠학회논문지
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• 제11권10호
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• pp.59-68
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• 2011

축구 경기를 분석하고 이를 팀 전략 수립에 활용하는 축구 분석관의 역할이 강조됨에 따라, 방송용 축구 경기에서 주요 이벤트의 탐지와 같은 절차적 기능 이상의 고수준의 해석 방법들이 요구되고 있다. 본 논문에서는 인터넷 기반의 텍스트 방송인 축구 웹 캐스트에서 실시간으로 제공하는 텍스트 정보를 기반으로 텍스트 마이닝을 이용한 축구 경기의 전략 수립이 가능한 고수준의 해석 기법을 제안한다. 제안하는 해석기법은 축구 웹 캐스트의 텍스트 정보와 도메인 지식을 기반으로 축구 경기의 다양한 속성, 동작 그리고 이벤트 등 메타데이터를 추출하고, 인덱싱하고, 텍스트 마이닝의 다양한 해석 기법인 연관 규칙 마이닝, 성장도 분석, 그리고 패스파인더 네트워크 분석 기법 등을 사용함으로써 유용한 지식을 추출한다. 실제 2010년 월드컵의 스페인 팀 경기들을 중계한 웹 캐스트의 텍스트 정보를 대상으로 제안된 기법의 타당성을 실험적으로 검증한다.

• 한국콘텐츠학회논문지
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• 제10권3호
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• pp.64-71
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• 2010

최근에는 프로세서의 고성능화에 따라 명령어 캐시와 데이타 캐시를 분리하는 구조의 설계가 일반적이다. 본 논문에서는 혼합 지연모델을 갖는 비동기식 명령어 캐쉬구조를 제안하며, 데이타 패스에는 지연무관인 회로모델을 적용하고 메모리 에는 번들지연모델을 도입하였다. 요소기술로는 명령어 캐시는 CPU, 프로그램 메모리와 4-상 핸드쉐이크(hand-shake) 프로토콜로 데이터를 전달하고, 8-K바이트, 4상 연관의 맵핑 구조를 가지며 Pseudo-LRU 엔트리 교체알고리즘을 채택하였다. 성능분석을 위하여 제안된 명령어 캐시를 게이트레벨로 합성하고 32비트 임베디드 프로세서와 연동하는 플랫폼을 구축하였다. 구축한 플랫폼에서 MI벤치마크 프로그램을 테스트하여 99%의 캐시히트율과 레이턴시가 68% 감소하는 결과를 얻었다.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.953-958
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• 2013

본 논문에서는 고성능 HEVC 복호기를 위한 효율적인 $32{\times}32$ 역변환기 하드웨어 구조를 제안한다. HEVC는 4k, 8k 이미지와 같이 기존의 이미지코덱에 비해 훨씬 더 큰 크기의 이미지를 처리할 수 있는 새로운 영상 압축 표준이다. 큰 이미지의 데이터를 효과적으로 처리하기 위해 다양한 새 블록 구조를 채택하였으며, 이 블록들은 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$으로 구성되었다. 이 논문에서는 $32{\times}32$ 역변환기의 효과적인 구조를 제안하며, 역변환기의 구조는 $32{\times}32$ 행렬을 $16{\times}16$ 행렬로 재구성하고 쉬프트와 덧셈기로 구성된 곱셈기를 사용하여 연산을 단순화 하였으며 멀티 사이클 패스를 구현하여 낮은 주파수에서도 동작이 가능하도록 설계하였다. 또한 HEVC 코덱의 다양한 크기의 변환이나 순방향 변환 블록에 쉽게 적용할 수 있다.

• 한국항공우주학회지
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• 제34권1호
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• pp.110-115
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• 2006

과학기술위성2호(STSAT-2)는 우리기술에 의해 만들어지는 KSLV 발사체에 실리는 첫 위성이다. 현재 STSAT-2의 관제를 위한 지상관제용 제어시스템(GBC)은 EM(Engineering Model)개발이 완료되어 성능검증 까지 마친 상태이며 최종 납품모델을 제작 중에 있다. GBC는 크게 2가지 기능을 가지는데 하나는 지상 수신안테나들(1.5M, 3.7M, 13M)과 관제컴퓨터들 사이에 연결패스를 자동으로 만들어 주는 것과 다른 하나는 위성과 데이터를 송수신 하는 것이다. GBC는 거의 모든 기능 (MODEM, PROTOCOL, GBC system control)을 FPGA에 담고 있다. GBC의 FPGA에 구현되어있는 MODEM은 두 개의 uplink FSK modulators(1.2[kbps], 9.6[kbps])와 여섯개의 downlink FSK demodulators(9.6[kbps], 38.4[kbps])로 구성되어있다. 과학기술위성 2호의 GBC는 물리적으로 과학기술위성 1호의 관제 시스템보다 매우 작아졌으며 기능은 더 풍부해진 특징을 가지고 있다. 이 논문은 GBC의 구조, 성능, 실험결과에 관한 것이다.

• 인터넷정보학회논문지
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• 제17권3호
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• pp.1-10
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• 2016

정보기술과 네트워크 기술의 발전에 따라 멀티미디어 시스템을 이용한 다양한 서비스들이 인터넷을 통해서 제공되고 있다. 하지만 이러한 인터넷 기술의 근본적 특징인 개방성 때문에 네트워크를 기반으로 하는 시스템에서는 데이터 보호 기술과 안전하게 사용자를 인증하는 기법을 제공해야만 한다. 그래서 Das, An 그리고 Li&Hwang 과 같은 다양한 연구자들은 스마트카드, 패스워드, 그리고 생체정보를 기반한 사용자 인증 스킴을 제안하였으나, 다양한 보안 취약점이 발견되었다. 이러한 문제를 해결하기 위해 Li 등은 퍼지추출 기술을 활용한 새로운 인증 스킴을 제안하였으나, 그들의 스킴도 여전히 off-line password attack, authentication without biometrics, denial-of-service, insider attack 등의 보안 문제점을 가지고 있었다. 그래서 본 논문에서는 Li 등이 제안한 사용자 인증 스킴의 보안 문제점을 해결할 수 있는 보안성이 향상된 퍼지추출기술 기반의 사용자 인증 및 키 동의 스킴을 제안한다.

• 한국항공우주학회지
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• 제30권6호
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• pp.21-30
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• 2002

본 연구에서는 영역분할기법에 의하여 예조건화 Navier-Stokes 방정식을 병렬화 하였으며, 병렬화 된 코드의 정확도는 순차 코드의 결과 및 실험 데이터와의 비교를 통하여 확인하였다. 코드의 병렬효율은 Myrinet을 기반의 PC 클러스터와 Fast-Ethernet PC 클러스터에서 살펴보았다. 주된 성능 지표로는 프로세서 수와 네트웍 통신 구성에 따른 속도 향상 비를 살펴보았다. 이 시험에서 Myrinet 환경의 PC 클러스터는 기대한 바와 같이 Fast-Ethernet에 비하여 우수한 성능을 보여 주었다. 문제의 크기에 대한 의존도 시험에서 네트웍 통신 속도는 병렬처리 성능에 중요한 요소이며, Myrinet 기반의 PC 클러스터가 고성능 병렬처리 시스템의 한 가지 대안임을 보여 주었다.

• 중소기업융합학회논문지
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• 제1권1호
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• pp.29-37
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• 2011

정보통신 기술의 발달에 따라 정보화 영역이 점차 확대되면서 IT 분야에서는 서버나 스토리지, 네트워크와 같은 인프라 자원들을 언제 어디서나 효율적으로 이용할 수 있는 클라우드 컴퓨팅이 급부상하고 있다. 그러나 클라우드 컴퓨팅 기술을 사용하는 사용자에게는 개인정보 노출, 개인에 대한 감시, 개인 데이터에 대한 상업적 목적의 가공 등의 문제점이 발생할 수 있다. 이 논문은 클라우드 컴퓨팅 환경에서 인프라 자원을 사용하는 사용자 정보를 제3자가 이용할 없도록 가상의 사용자 정보를 생성하여 사용자 프라이버시를 보호하는 기법을 제안한다. 제안 기법은 사용자 정보를 익명의 값으로 가상화하여 제3자가 사용자의 신원을 확인할 수 없도록 사용자에게 부여된 PIN 코드와 조합하여 사용자 익명성을 보장한다. 또한 제안 기법은 클라우드 컴퓨팅에서 중요시 되는 개인 정보를 분산 인증 및 관리할 수 있어 모든 정보가 중앙으로 집중되는 클라우드 컴퓨팅의 사용자 보안 문제를 해결한다. 따라서 열악한 환경의 중소기업 정보화 수준 향상에 클라우드 컴퓨팅 기술의 활용 활성화에도 기여할 수 있다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.109-116
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• 2018

전자서명, 인증 코드, 키 생성 알고리듬 등의 보안 프로토콜에 사용되는 SHA-256 해시 함수를 면적 효율적으로 설계하였다. 설계된 SHA-256 해시 프로세서는 입력 메시지에 대한 패딩 및 파싱 기능을 수행하는 패더 블록을 포함하여 프리프로세싱을 위한 소프트웨어 없이 동작하도록 구현하였다. 라운드 연산을 16-비트 데이터 패스로 구현하여 64 라운드 연산이 128 클록 주기에 처리되도록 하였으며, 이를 통해 저면적 구현과 함께 성능 대비 하드웨어 복잡도 (area per throughput; APT)를 최적화 하였다. 설계된 SHA-256 해시 프로세서는 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였으며, 최대 116 MHz 클록 주파수로 동작하여 337 Mbps의 성능을 갖는 것으로 평가되었다. ASIC 구현을 위해 $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 13,251 GE로 구현되었으며, 최대 동작주파수는 200 MHz로 예측되었다.