• 한국정보통신학회논문지
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• 제2권1호
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• pp.147-156
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• 1998

본 논문에서는 다치 논리를 이용한 연산기를 설계하였다. 다치 논리를 구현하기 위해서 전류모드 CMOS 회로를 이용하였으며 이진 전압모드 신호를 다치 전류모드 신호로 바꾸어 주는 인코더와 연산 결과인 다치 전류모드 신호를 이진 전압모드 신호로 바꾸어 주는 디코오더를 사용하여 기존의 이진 시스템에 적용할 수 있도록 하였으며, 승산기 설계시 부분곱 수를 줄이기 위하여 기존의 Booth 알고리즘을 확장한 4진 SD수 부분곱 발생 알고리즘을 사용하였다. 제안된 회로는 SPICE 시뮬레이션 및 FPGA Chip을 이용한 하드웨어 에뮬레이션으로 그 유효함을 확인하였다

• 정보처리학회논문지A
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• 제9A권3호
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• pp.271-280
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• 2002

본 논문에서는 Perfect Shuffle 기법과 Kronecker 곱에 의한 다치 신호처리회로의 입출력 상호연결에 대하여 논하였고, 다치 신호처리회로의 입출력 상호연결 방법을 이용하여 유한체 GF$(p^m)$상에서 다치 신호처리가 용이한 다치 Reed-Muller 전개식의 회로설계 방법을 제시하였다. 제시된 다치 신호처리회로의 입출력 상호연결 방법은 모듈구조를 기반으로 하여 행렬변환을 이용하면 회로의 가산게이트와 승산게이트를 줄이는데 매우 효과적임을 보인다. GF$(p^m)$상에서 다치 Reed-Muller 전개식에 대한 다치 신호처리회로의 설계는 GF（3）상의 기본 게이트들을 이용하여 다치 Reed-Muller 전개식의 변환행렬과 역변환행렬을 실행하는 기본 셀을 설계하였고, 다치 신호처리회로의 입출력 상호연결 방법을 이용하여 기본 셀들을 상호연결하여 실현하였다. 제안된 다치 신호처리회로는 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가지므로 VLSI 화에 적합하다

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.121-126
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• 2007

본 논문은 redundant 다치논리 (redundant multi-valued logic, RMVL)을 이용하여 디멀티플렉서 (demultiplexer)를 설계하였다. 설계한 회로는 RMVL을 이용하여 직렬 이진 데이터를 입력받아 병렬 다치 데이터로 변환하고 다시 병렬 이진 데이터로 변환한다. RMVL은 redundant 다치 데이터 (multi-valued data) 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있도록 한다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있다. 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 0.35um 표준 CMOS 공정으로 구현하였으며 포스트 레이아웃 시뮬레이션 (post-layout simulation)을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 9.09 Gb/s이고 평균 전력소모는 69.93 ㎽이다. 높은 동작 주파수를 가지는 초미세 공정에서 이 디멀티플렉서를 구현한다면 9.09 Gb/s보다 더 높은 속도에서 동작할 수 있을 것이다.

• 융합신호처리학회논문지
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• 제6권3호
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• pp.134-142
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• 2005

전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다.

• 한국지능시스템학회논문지
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• 제12권2호
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• pp.135-143
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(binary)FFT(Fast courier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 트랜지스터의 수를 상당히 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기론 구현하기 위해서 {0, 1, 2, 3}의 불필요한(redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규clr성으로 효과적이다. FFT 승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(binary system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진 4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 한국지능시스템학회논문지
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• 제6권4호
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• pp.10-16
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• 1996

본 논문에서는 입력, 상태, 그리고 상태 변화에 따른 오토마타의 상태표를 구성하고 그 상태표를 기호 다치 논리식으로 변환한다. 또한 기호 다치 논리 함수 미분의 성질을 이용하여 오토마타의 입력 스트링 따라 상태의 변화 및 출력이 동적으로 적응할 수 있는 적응오토마타를 제안하고 그 성질을 해석한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.278-281
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• 1999

본 논문에서는 많은 함수를 용이하게 해석하고 테스트할 수 있는 결정도(Decision diagram)에 의한 다치순차논리회로(Multiple valued squential circuit)를 구현하였다 우선, 다치순차 회로의 기억소사는 D F/F를 이용하였으며 전류모드에 의한 결정도 순차 논리 회로를 구현한다 이 회로의 동자특성은 PSPICE 시뮬레이션을 통하여 확인하였다. 본 논문에서 제시한 전류모드 CMOS의 결정도 다치순차회로는 회선 경로 선택의 규칙성, 간단성, 여러함수를 쉽게 해석하고 테스트 할 수 있는 등등의 이점을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 한국통신학회논문지
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• 제18권3호
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• pp.397-409
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• 1993

본 논문은 전류 모드 COMS 다치논리회로를 이용하여 CLA 방식에 의한 8비트 2진 병렬 가산기의 설계를 제안하였고, $5{\mu}m$의 표준 반도체 기술을 이용하여 시뮬레이션하였다. m치의 다치논리회로에 의한 CLA 방식의 가산기 설계시 필요한 발생캐리 $G_K$와 전달캐리 $P_K$의 검출조건을 유도하였고, 이를 4치에 적용하였다. 또한 4치 논리회로와 2진 논리회로의 결합에 의한 연산시 필요한 엔코더, 디코더, mod-4 가산회로, G_k및 P_k 검출회로, 전류-전압 변환회로를 CMOS로 설계하였다. 또한 시뮬레이션을 통해 각 회로의 동작을 검증하였으며, 다치회로의 장점을 이용한 2진 연산에 응용을 보여주었다. 순수한 2진 및 CCD-MVL에 의한 가산기와의 비교를 통해, 제안한 가산기는 1개의 LAC 발생기를 사용하여 1 level로 구성가능하며, 표준 CMOS 기술에 의한 4차 논리회로가 실현 가능하므로 다치논리회로의 유용성을 보였다.

• 한국지능시스템학회논문지
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• 제11권8호
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• pp.701-708
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• 2001

최근 컴퓨터의 지능에 대한 연구가 활발히 진행되고 있으며, 불확실하고 복잡한 동적 환경에서도 적응할 수 있도록 그 영역을 확장해 가고 있다. 본 논문에서는 다치논리를 기반으로 한 다치오토마타 모델을 신경망으로 구현한 다치-신경망 시스템을 제안한다. 또한, 다치오토마타는 신경망으로 구현될 수 있고, 다치-신경망 모델은 다치오토마타로 시뮬레이션될 수 있음을 입증하였다. 그 결과, 다치-신경망 모델은 지능시스템, 뇌의 모델링과 같은 여러 응용 분야에 널리 사용될 수 있을 것으로 기대된다.

• 한국컴퓨터산업학회논문지
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• 제3권1호
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• pp.57-66
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple-Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(Binary)FFT(Fast Fourier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치 논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 상당히 트랜지스터의 수를 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기를 구현하기 위해서 ｛0,1,2,3｝의 불필요한(Redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규칙성으로 효과적이다. FFT승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(Bin system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.