• 한국컴퓨터정보학회논문지
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• 제4권1호
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• pp.68-75
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• 1999

다중프로세서 시스템의 상호연결 네트워크는 주로 다중버스 구조, 십자막대 스위치 구조 또는 다중포트 접속 기억구조로 연결되고 있는데, 본 연구에서는 다중포트 접속 기억구조를 하는 다중프로세서 시스템 상에서 정상적으로 전체 시스템과 다중처리 시스템이 작동할 확률인 시스템 신뢰도와 다중처리 시스템 신뢰도를 추정하는 방법으로서, 미리 알려진 사전정보를 이용하여 좀더 정확하고 유효성이 뛰어난 신뢰도 추정량을 구하는 베이지안 방법을 제안한다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2001년도 종합학술발표회 논문집 Vol.11 No.1
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• pp.184-188
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• 2001

본 논문에서는 다중대역 피드를 위한 직교모드 변환기를 설계하였다. 직교모드 변환기의 전체적인 모양은 사각 테이퍼진 형태이고, 18-20 GHz 에서 우원 편파와 좌원편파를 발생시키기 위해 테이퍼 부분에 2개의 측면포트를 두고, 직선포트는 30-45 GHz의 광대역에서 -20dB 이하의 반사계수를 가지도록 설계하였다. 직선포트에서의 반사계수 특성을 향상시키기 위해서 측면포트에 얇은 격막을 삽입하였다. 전체적인 설계에 상용소프트웨어인 HFSS$^{R}$를 사용하였다.

• 전자공학회논문지S
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• 제36S권4호
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• pp.1-11
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• 1999

본 논문에서는 각 유니캐스트 셀이 세 번의 연속된 셀 읽기 싸이클마다 공유 버퍼에서 셀을 읽을 수 있고 멀티캐스트 셀은 마지막 읽기 싸이클에서 유니캐스트 셀을 읽기 위해 공유 버퍼가 사용되지 않을 경우에만 읽히도록 하는 공유 다중버퍼형 ATM 교환기를 제안한다. 유니캐스트 셀에 대한 HOL효과는 멀티캐스트 셀에 의해 영향을 받지 않으며, 유니캐스트 셀 뿐 아니라 멀티캐스트 셀도 각 출력 포트에서 읽힐 수 있는 기회가 생기므로 출력 포트의 이용율이 증가한다. 고정된 멀티캐스트 셀 비율에서, 제안된 방법은 제공부하가 1일 경우에도 98.9%의 수율을 보인다. 제안된 공유 다중 버퍼형 ATM교환기는 0.6㎛ single-poly triple metal CMOS 공정을 사용하여 설계되었다. 설계된 교환기는 8×8의 포트 크기를 가지며 STM-1의 대역폭 155.52Mbps를 각 포트에서 지원할 수 있도록 20MHz에서 동작한다.

• 한국항행학회논문지
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• 제27권3호
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• pp.306-313
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• 2023

실사 및 그래픽 기반 가상현실 콘텐츠는 360도 영상을 기반으로 하며, 시청자의 의도나 자동 추천 기능을 통한 뷰포트 추출이 필수적이다. 본 논문은 360도 영상에서 다중 객체 추적 기반의 뷰포트 추출 시스템을 설계하고, 다중 뷰포트 추출에 필요한 병렬화된 연산 구조를 제안한다. 360도 영상에서 뷰포트 추출 과정을 ERP 좌표의 3D 구 표면 좌표 변환과 3D 구 표면 좌표의 뷰포트 내 2D 좌표 변환 과정을 순서대로 픽셀 단위의 스레드로 구성하여 연산을 병렬화하였다. 제안 구조는 항공 360도 영상 시퀀스들에 대하여 최대 30개의 뷰포트 추출 과정에 대한 연산 시간이 평가되었으며, 뷰포트 수에 정비례하는 CPU 기반 연산 시간에 비해 최대 5240배 가속화됨을 확인하였다. ERP 프레임 I/O 시간을 줄일 수 있는 고속의 I/O나 메모리 버퍼를 사용 시 뷰포트 추출 시간을 7.82배 추가 가속화가 가능하다. 제안하는 뷰포트 추출 병렬화 구조는 360도 비디오나 가상현실 콘텐츠들에 대한 동시 다중 접속 서비스나 사용자별 영상 요약 서비스 등에 활용될 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제27권9호
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• pp.816-823
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• 2000

상위단계 합성에서 데이터 저장을 위한 메모리 할당 문제는 중요하게 다루어지는 영역의 하나이다. 이 논문에서는, 다중포트(multiport)메모리 할당 문제에 대한 새로운 방법을 제안한다. 문제의 복잡도를 줄이기 위해, 기존의 연구들은 요약하면, 두 단계의 과정으로 이루어지고 있다. 첫 번째 단계에서는 변수들을 몇 개씩 묶어서 하나의 메모리를 형성한다. (즉 메모리 최적화 문제를 푼다.) 두 번째 단계에서는 메모리들과 기능모듈들 간의 연결선을 최적화시킨다. (즉, 연결선 최적화 문제를 푼다) 이 경우 심각한 단점은 연결선의 비용을 최소화하는 데는 한계가 있다는 것이다. 다시 말해, 연결선의 비중이 점점 중요하게 되어지는 설계 추세에서 기존의 방법은 다중포트 메모리 사용을 통해 얻을 수 있는 연결선 최소화를 극대화하는데 한계가 있음을 뜻한다. 이를 극복하기 위해, 우리는 새로운 할당 방법을 제시한다. 구체적으로 먼저, 연결선 최소화를 해결하고, 그 다음에, 메모리 최적화를 시도한다. 또한 제안한 알고리즘은 연결선 최소화 과정 동안 다음 단계에서 결정될 메모리 비용도 적절히 고려한다. 우리는 다양한 실험을 통해, 우리의 제안한 방법이 기존의 연구보다 상당히 효율적인 것임을 보인다.

• 한국통신학회논문지
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• 제24권6A호
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• pp.791-802
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• 1999

본 논문은 무선 멀티미디어 시스템에서 잦은 핸드오프로 인하여 발생되는 문제점을 개선하기 위해 다중 무선 링크의 구성과 시뮬케스팅 방식을 도입한 CDMA 시스템을 제시한다. 제안된 시스템은 사용자 단말과 무선 포트들 사이에 다중 링크를 구성하며, 시뮬케스팅 방식에 의해 빠르고 효율적인 핸드오프를 수행할 수 있다. 또한, 다중 링크의 구성과 요구 서비스 품질의 보장을 위해 상하향 링크에서의 전송 전력 제어 알고리즘을 제시한다. 9개의 무선 포트를 갖는 시스템에 대한 모의 실험을 통하여 양방향 링크에서 알고리즘의 수렴 특성과 시스템 용량을 분석하였다. 상향 링크의 경우 다중 링크를 구성함으로써 시스템 용량 증대의 효과를 얻을 수 있었으며, 사용자와 최근접한 4개의 포트들을 통하여 합성 수신함으로써 이론적 최대 용량에 근접하였다. 반면에 하향 링크의 경우에는 다중 링크를 구성함으로써 시스템 용량은 오히려 감소하였다.

• 한국전자파학회논문지
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• 제13권1호
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• pp.53-59
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• 2002

본 논문에서는 다중대역 피드를 위한 직교모느 변환기를 설계하였다. 직교모드 변환기의 전체적인 모양은 사각 테이퍼진 형태이고, 18~20 GHz에서 우원편파와 좌원편파를 발생시키기 위해 테이퍼 부분에 2개의 측면 포트를 두고, 직선포트는 30~45 GHz의 광대역에서 -20 dB 이하의 반사계수와 15 dB 이하의 분리도를 가지도록 설계하였다. 직선포트에서의 반사계수 특성을 향상시키기 위해서 측면포트에 얇은 격막을 삽입하였다. 전체적인 설계에 상용소프트웨어인 HFSS$^{R}$를 사용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.623-625
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• 2013

본 논문에서는 하나의 USB 케이블을 이용하여 컴퓨터의 영상, 음성, USB, 랜 등의 신호를 분배 할 수 있는 하나의 USB 다중 신호 전송 시스템을 설계 및 구현하였다. USB 다중 신호 전송을 위해 단일 USB 신호를 DVI, 오디오, 다중 USB, 랜으로 변환하는 변환기 모듈들을 구현하였다. 이는 USB 방식으로 DVI 포트를 지원하며, 최대 1920 * 1090 해상도를 지원한다. USB 다중 신호 전송 시스템은 하나의 케이블로 다수의 신호를 전송하여 각종 케이블의 설치 비용이 절감되고, 화면 복제 기능을 이용하여 학교 및 학원 등에서 강의 편의 제공 및 컴퓨터 주변 포트의 확장성을 제공할 것이다.

• 한국정보과학회논문지:시스템및이론
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• 제28권4호
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• pp.196-203
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• 2001

본 논문에서는 빠른 시간 내에 설계자의 요구사양을 만족하는 메모리를 자동으로 합성해주는 새로운 멀티포트 메모리 컴파일러를 제안하였다. 제안한 컴파일러의 장점은 하나의 메모리 코어 셀을 규칙적으로 배치, 확장하여 메모리를 합성하고, 동시에 합성된 메모리내의 임계경로만을 추출하여 빠르게 검증할 수 있다는 것이다. 또한, 레이아웃 상에서의 전원선 공유 등의 기법으로 메모리의 성능을 향상시킬 수 있도록 하였다. 본 컴파일러를 사용하여 0.25$\mu\textrm{m}$ CMOS 1-poly, 2-metal 공정에서 최대 8개의 쓰기 포트, 16개의 읽기 포트, 64워드, 256비트 사이의 여러 가지 멀티포트 메모리를 자동 합성하였다. 합성 결과 메모리의 성능 및 면적 면에서 만족할 만한 결과를 얻었으며, 레이아웃 전체에서의 시뮬레이션 시간보다 10배정도 빠른 시간 내에 동작을 정확히 검증하였다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.261-267
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• 2001

본 논문은 입력 버퍼와 중앙 중재기 사이에 중재 정보 전달 지연을 갖는 고속 셀/패킷 스위치에 적용된 다중 입력 큐 관리기의 구조 및 Chip 설계 기법을 제안한다. 제안된 다중 입력 큐 관리기의 구조는 wire-speed 셀/패킷 라우팅을 지원하고 입력 버퍼와 중앙 중재기 사이의 중재 정보 전송 지연에 대한 내성을 지원한다. 고속 쉬프터를 사용한 새로운 요청 신호 관리 방법을 사용하여 중재 정보 전송 지연에 대처하며 그로 인한 전체 스위치의 성능 향상을 제공한다. 제안된 다중 입력 큐 관리기는 FPGA Chip을 이용하여 구현되었으며 포트 당 OC-48c 속도를 지원한다. 본 다중 입력 큐 관리기를 이용하여 16$\times$16 스위치 크기와 입력 포트 당 128 셀 공유 버퍼를 가지는 입력 큐 스위치 시스템에서 최대 98.6%의 성능을 가지는 400bps의 스위치 시스템을 개발하였다.