• 대한전자공학회논문지
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• 제11권4호
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• pp.1.1-11
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• 1974

변경의 Parameter를 제어 함으로써 임의의 조합논리함수를 이차원가변논리회로로 실현하는 일반적이고 조직적인 방법을 개발하였다. n변수-n출력 조합논리회로의 진리치표를 상태할당에 의해서 상태가의 변환으로 포착하여 이를 다치일변수 영리수수의 실현문제로 취급하였다. 이 다위일변수 함수집합이 정규결합연산에 환하여 반군을 이룬다는 사실에 착안하여 3개의 기저함수를 정의하고 이 기저함수에 의하여 임의의 다치일변수함수를 생성하는 기저함수렬의 조직적 구성법을 구하였다. 기저함수를 실현하는 기본회로를 단위회로의 일차원 배열로 구성하고 오직 하나의 기본회로만으로 3개의 기저함수외에도 몇개의 기저함수의 계열과 또 기저함수의 역함수를 실현하도록 하였다. 이 기본회로를 이차원으르 배열하고 변경의 parameter만을 적절히 설정 함으로써 임의의 조합논리회로를 실현하는 알고리즘을 구성하였다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.72-79
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• 2003

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

• 한국통신학회논문지
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• 제35권6B호
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• pp.954-961
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• 2010

스트림 암호는 블록 암호보다 안전성은 떨어지지만 수행 속도가 빠른 것이 큰 장점이었다. 그러나 최근까지 블록 암호의 수행 속도를 개선한 알고리즘 개발로 지금은 AES의 경우 스트림 암호와 수행 속도 차가 거의 없게 되어, 안전하면서 빠른 스트림 암호 개발이 절실히 요구된다. 본 논문에서는 ASR(Arithmetic Shift Register)과 간단한 논리연산으로 구성된 32비트 출력의 고속 스트림 암호 AA32를 제안한다. 제안한 알고리즘은 소프트웨어 구현이 쉽게 디자인된 스트림 암호 알고리즘으로 128비트 키를 지원하고 있으며, 워드와 바이트 단위로 연산을 수행한다. AA32의 전체 구성은 선형 궤환 순서기(Linear Feedback Sequencer)로 ASR 151비트를 적용하였고, 축소함수는 비선형(Non-Linear) 연산을 위한 S-박스를 사용하지 않고 간단한 논리연산을 사용한 크게 두 부분으로 구성되어 있는 매우 간결한 구조의 스트림 암호이다. 제안한 스트림 암호 AA32는 SSC2, Salsa20 보다 수행 속도 테스트결과 빠른 결과를 보여주고 있으며, 안전성 또한 현대 암호 알고리즘이 필요로 하는 안전성을 만족하고 있다. 제안한 암호 알고리즘은 휴대폰과 같은 무선 인터넷 환경과 DRM(Digital Right Management) 등과 같은 실시간 처리가 필요한 분야와 제한된 환경인 무선 센서 네트워크(Wireless Sensor Network)에 사용 가능한 고속 스트림 암호 알고리즘이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
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• pp.661-663
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• 2002

현대의 Deep-Submicron Technology(DSM)에선 배선에 관련된 문제, 예를 들어 crosstalk이나 노이즈 등이 큰 문제가 된다. 그리하여, 배선은 논리 구성요소들보다 더욱 중요한 위치를 차지하게 되었다. 우리는 이러한 배선을 고려하여 연산식을 최적화하기 위해 carry-save-adder(CSA)를 이용한 모듈 함성 알고리즘을 제시한다. 즉, 상위 단계에서 생성 된 규칙적인 배선 토폴로지를 유지하며 CSA간의 배선을 좀더 향상시키는 최적의 알고리즘을 제안한다. 우리는 우리의 이러한 방법으로 생성된 지연시간이 [1]에 가깝거나 거의 근접하는 것을 많은 testcase에서 보이며(배선을 포함하지 않은 상태에서), 그리고 그와 동시에 최종 배선의 길이가 짧고 규칙적인 구조를 갖는것을 보인다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 추계공동학술대회 정보환경 변화에 따른 신정보기술 패러다임
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2002년도 추계공동학술대회
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 한국수학교육학회지시리즈E:수학교육논문집
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• 제9권
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• pp.63-72
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• 1999

수학의 가장 기본적인 요소인 수 개념과 감각의 형성과정에서 자리값에 대한 이해는 필수적이다. 또한 자리 값의 개념을 지도하기 위해서는 수와 연산지도가 통합되어야 하며, 논리적 사고력을 신장의 한 요소인 계산 알고리즘이 유의미한 학습되기 위해서는 자리값에 대한 이해가 바탕이 되어야 한다. 수에 대한 개념적 지식이 불충분한 상태에서 양을 수치화 하거나 지필 위주로 계산 알고리즘을 기계적으로 적용함으로 해서 발생하는 수와 연산학습의 결손을 줄이기 위해 본 연구에서는 수 개념과 감각을 기르기 위해 자리값 지도 방안에 대해서 알아보고자 한다.

• 대한화학회지
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• 제46권6호
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• pp.569-580
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• 2002

이 연구에서는 중학교 학생들의 보상논리 문제해결 과정을 알아보았다. 이 연구를 위해 서울 소재 남녀공학 중학교 3개반 5개조 21명을 대상으로 하였으며, 보상논리를 주제로 한 활동의 수업내용을 참여 관찰하였고, 그 내용을 녹음하여 조사${\cdot}$분석하였다. 학생들의 보상논리 형성과정을 분석한 결과 학생들은 개인마다 각기 다른 유형의 형성과정을 나타내었다. 수학적 연산력이 뛰어나난 학생들은 비례식에 의해 보상논리를 설명하고 반비례관계와 보상논리는 같은 개념이라고 생각하는 경향이 강했고, 보존논리가 잘 발달되지 않는 학생들은 보상논리 형성과정에서 평형을 유지하려는 힘은 보존된다는 생각과 두 변인의 관계를 연관지어 생각하지 못하였다. 보상논리 형성에 성공한 학생들은 다른 학생들에 비해서 보존개념 형성정도가 높았다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 컴퓨터교육학회논문지
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• 제7권1호
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• pp.27-35
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• 2004

소프트웨어 문서는 논리적인 객체와 객체간의 관계로 이루어진 구조를 가지고 있으며 그 구조가 빈번하게 변경된다. 기존의 소프트웨어 객체 버전 관리에서는 한 객체의 변경이 불필요하게 다른 객체로 전파되는 문제를 가지고 있다. 본 논문에서는 소프트웨어 편집 과정에서 객체에 적용된 연산의 히스토리를 이용하여 소프트웨어 객체의 버전을 효율적으로 관리할 수 있는 모델을 제안하였다. 소프트웨어 객체 편집 과정에서 객체에 적용된 연산을 연산 히스토리에 기록되고 버전 저장과 검색에 이용된다. 객체의 연산 히스토리를 이용한 델타에 의해 저장되고 검색되므로 체크인 과정에서 델타 추출을 위한 비교 과정이 필요 없다. 또, 이 모델은 객체의 생성, 삭제, 변경 연산뿐만 아니라 객체의 이동 연산을 지원함으로써 효율적으로 객체 구조의 변경을 관리할 수 있다.