• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.806-809
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• 2008

온칩(on-chip) 캐쉬는 외부 메모리로의 접근을 감소시키는 중요한 역할을 한다. 본 연구에서는 내장형 시스템에 맞추어 설계된 2-레벨 캐쉬 메모리 구조를 제안하고자 한다. 레벨1(L1) 캐쉬의 구성으로 작은 크기, 직접사상(direct-mapped) 그리고 바로쓰기(write-through)를 채용한다. 대조적으로 레벨2(L2) 캐쉬는 일반적인 캐쉬 크기와 집합연관(Set-associativity) 그리고 나중쓰기(write-back) 정책을 채용한다. 결과적으로 L1캐쉬는 한 사이클 이내에 접근될 수 있고 L2캐쉬는 전체 캐쉬의 미스율(global miss rate)을 낮추는데 효과적이다. 두 캐쉬 계층간 바로쓰기(write-thorough) 정책에서 오는 빈번한 L2 캐쉬 접근으로 인한 에너지 소비를 줄이기 위해 본 연구에서는 One-way 접근 기법을 제안하였다. 본 연구에서 제안한 2-레벨 캐쉬 메모리 구조는 평균적으로 26%의 성능향상과 43%의 에너지 소비 그리고 77%의 에너지-지연 곱에서 이득을 보여주었다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.125-127
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• 1999

인터넷에 접속되는 다양한 정보기기 등의 내장형 시스템에서 사용되는 실시간 소프트웨어를 개발하기 위해서는 자원이 풍부한 호스트 컴퓨터에서 동작되는 강력한 개발도구의 지원이 필수적이다. 디버스에이전트는 타겟시스템의 실시간 OS상에서 실행되는 하나의 태스크로서, 디버거로 대표되는 호스트시스템의 각종 도구들과 디버그 프로토콜에 의해 정의된 메시지를 주고 받으며 이 도구들에서 내리는 명령을 타겟 상에서 수행하는 역할을 담당한다. 본 논문에서는 디버그에이전트를 포함하는 실시간 소프트웨어 개발 환경에 대해 살펴보고, 원격디버깅을 지원하는 디버그에이전트의 구조와 기능, 디버그 프로토콜에 대하여 기술한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.9
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• pp.50-56
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• 2008

In this paper, we propose a partial access mechanism for low cost multimedia processors. Due to the cost increase of adding the SIMD register files and the execution blocks, we experience difficulties applying the SIMD instructions to low cost multimedia embedded processors. The proposed mechanism has the advantages of decreasing the cost burden of the additional hardware and enhancing total performance of the SIMD operation. We designed the ASIP in which the mechanism is applied and compared the latency of the SIMD operation regarding the use of instruction sets in the DSP benchmark. Then, we analyzed the total performance enhancement and the reduction in area burden by synthesizing the ASIP using 0.25um TSMC CMOS technology. As a result, there are approximately a 38% of performance increase and a 13.4% of area increase according to the proposed mechanism simulation.

• Proceedings of the KIEE Conference
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• 2004.11c
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• pp.284-287
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• 2004

본 논문의 목표는 일체형 디지털 TV에서 디지털 방송 수신과 방송 컨텐츠를 녹화, 저장, 재생이 가능할 뿐만 아니라 조만간 시작될 데이터 방송을 수신할 수 있는 내장형 디지털 방송수신 및 개인 비디오 저장 시스템 Platform 개발이다. 디지털 방송과 데이터방송 수신이 가능한 Set-Top Box 기능, 수신된 방송의 저장 및 재생이 가능한 PVR 기능을 지원할 수 있는 시스템의 구조를 설계하였다. 고품질 디지털 방송 서비스가 본격적으로 시작됨에 따라 디지털 방송 수신기와 PVR 기능이 복합된 제품의 수요가 증가할 것으로 예상되며 이러한 고성능 복합시스템은 필수적일 것이다. 이러한 기능을 수행하기 위하여 시스템 제어를 위한 CPU로는 PMC-Sierra 사의 MIPS Architecture에 기반을 둔 RM5231을 채택하고, Teralogic 사의 TL811 System Controller을 채택하여 시스템을 이루고 있는 각종 디바이스를 구성하고, MPEG-2 Demux/Decoding을 위해 Teralogic TL851 Graphics & Display Processor을 채택하였다. 개발된 시스템을 테스트하기 위하여 현재 각 방송사들의 시험 방송을 수신하고 PVR 기능을 테스트하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.476-476
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• 2010

유도 결합 플라즈마 (ICP)는 축전 결합 플라즈마 (CCP) 보다 상대적으로 높은 밀도의 플라즈마를 발생시킬 수 있다. 또한 구조가 간단하고 기존 스퍼터링 장치의 내부에 추가 설치가 용이하며, 스퍼터된 입자의 이온화, 반응성 가스의 활성화를 위한 2차 플라즈마원으로 적용이 가능하다. 그러나 대면적의 고밀도 플라즈마의 균일도 측정은 고가의 2D probe array등을 사용하여야 한다. 본 연구에서는 간단한 CCD camera를 챔버 내부에 삽입하여 가시광 영역의 적분 강도를 이용해서 플라즈마의 2차원적 균일도를 정성적으로 비교 판단하고 시간에 따른 국부적인 이상 방전을 감시할 수 있도록 내장형 무선 카메라를 사용하였다. 직경 380 mm의 챔버 내에 2 turn ICP antenna를 이용하여 유도 결합 플라즈마를 발생시켰다(Ar 30 sccm, 35 mTorr, 2 MHz, 400 W). 내장형 무선 카메라를 챔버 내부 중앙의 ICP antenna에서 8 cm 아래에 위치시켜 플라즈마를 진공 중에서 촬영하였다. 내장형 무선 카메라를 챔버 내부에 위치하여 촬영한 결과 외부에서 view port로 쉽게 확인할 수 없는 ICP antenna 내부의 고밀도 플라즈마의 불균일도를 평가할 수 있었고, ICP antenna 가장자리에서 중심으로 이동할수록 밝아지는 것을 토대로 중심 영역의 plasma 밀도가 가장 높다는 것을 알 수 있었고, 채도와 명도의 차이를 이용하여 시각적인 플라즈마 균일도를 분석하였으며 이를 플라즈마 모델링 기능이 있는 전산 유체 역학 프로그램인 CFD ACE+를 이용하여 플라즈마 분포를 모델링 및 비교하였다. 또한 인라인 타입의 마그네트론 스퍼터링 시스템에서 기판 캐리어에 무선 카메라를 장착하여 이동하면서 캐리어와 마그네트론 방전 공간의 상대적인 위치에 따른 마그네트론 방전링의 형상 변화도 관찰하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.37 no.5
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• pp.292-303
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• 2010

On-chip cache memories play an important role in both performance and energy consumption points of view in resource-constrained embedded systems by filtering many off-chip memory accesses. We propose a 2-level data cache architecture with a low energy-delay product tailored for the embedded systems. The L1 data cache is small and direct-mapped, and employs a write-through policy. In contrast, the L2 data cache is set-associative and adopts a write-back policy. Consequently, the L1 data cache is accessed in one cycle and is able to provide high cache bandwidth while the L2 data cache is effective in reducing global miss rate. To reduce the penalty of high miss rate caused by the small L1 cache and power consumption of address generation, we propose an ECP(Early Cache hit Predictor) scheme. The ECP predicts if the L1 cache has the requested data using both fast address generation and L1 cache hit prediction. To reduce high energy cost of accessing the L2 data cache due to heavy write-through traffic from the write buffer laid between the two cache levels, we propose a one-way write scheme. From our simulation-based experiments using a cycle-accurate simulator and embedded benchmarks, the proposed 2-level data cache architecture shows average 3.6% and 50% improvements in overall system performance and the data cache energy consumption.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.4A
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• pp.447-457
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• 2004

This paper proposes a RSA crypto-processor for embedded systems. The architecture of the RSA crypto-processor should be used relying on Big Montgomery algorithm, and is supported by configurable bit size. The RSA crypto-processor includes a RSA control signal generator, an optimal Big Montgomery processor(adder, multiplier). We use diverse arithmetic unit (adder, multiplier) algorithm. After we compared the various results, we selected the optimal arithmetic unit which can be connected with ARM core-processor. The RSA crypto-processor was implemented with Verilog HDL with top-down methodology, and it was verified by C language and Cadence Verilog-XL. The verified models were synthesized with a Hynix 0.25${\mu}{\textrm}{m}$, CMOS standard cell library while using Synopsys Design Compiler. The RSA crypto-processor can operate at a clock speed of 51 MHz in this worst case conditions of 2.7V, 10$0^{\circ}C$ and has about 36,639 gates.

• Proceedings of the Korea Information Processing Society Conference
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• 2000.04a
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• pp.835-841
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• 2000

호스트와 타겟 간의 통신 부담과 타겟 자원이 제한적이라는 문제를 해결하기 위해서, 호스트 중심 원격 개발 환경(Remote Development Environment: RDE)을 구성하였다. 이 원격 개발 환경은 여러 개발 도구로 구성되어 있는데, 이들 도구가 타겟시스템에 접속하여 내장형 응용를 개발하는데 있어서 공통 기능, 공통 데이터가 존재한다. 그런데 이들을 각각 유지시키는 것은 타겟시스템에 부담을 줄 뿐만 아니라, 개발 도구를 추가/구현하는 것도 매우 어렵게 한다. 이 문제를 해결하기 위해 원격 개발 도구들의 공통 요소들을 모아 도구와 타겟시스템 사이에 중개자 역할을 하는 타겟관리자를 둔다. 타겟관리자는 미들웨어로서 호스트와 타겟 간의 통신 채널을 하나로 유지하면서 도구와 타겟 간의 통신을 중재하고, 도구들이 심볼 테이블을 공유할 수 있도록 심볼 테이블을 관리한다. 또한, 타겟에 있는 도구 전용 메모리를 관리하며, 호스트 상에서 개발한 내장형 소프트웨어를 타겟에 로딩하는 일을 처리한다. 이러한 타겟관리자를 사용하는 원격 개발 환경은 도구들에게 공통 인터페이스를 제공하여, 통신 방식 등의 하부 구조에 상관없이 서비스를 받을 수 있고, 새로운 도구를 추가하는 것도 용이하게 할 수 있다는 장점을 갖게 된다. 본 논문에서는 ETRI 에서 개발 중인 실시간 운영 체제인 Q+용 타겟관리자를 설계하고 구현한다. 또한, 타겟관리자가 동작하게 될 내장형 실시간 응용 개발 환경에 대하여 소개하고, 구현 결과를 도구들과 연계하여 보여주며, 타겟 관리자를 둔 원격 개발 환경이 타겟 관리자를 두지 않은 경우에 비해 호스트와 타겟 간의 통신 횟수가 얼마나 감소하는지 시험 결과를 통해 보여준다. 현재 타겟 관리자의 프로토타입을 개발하여 도구들과 통합 시험을 하였는데 기본 기능들이 성공적으로 수행됨을 확인하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.31 no.7
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• pp.402-413
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• 2004

This paper presents an Implementation of Korean standard 128-bit block cipher SEED for the small (8 or 16-bits) embedded system using a low-cost FPGA(Field Programmable Gate Array) chip. Due to their limited computing and storage capacities most of the 8-bits/16-bits small embedded systems require a separate and dedicated cryptography processor for data encryption and decryption process which require relatively heavy computation job. So, in order to integrate the SEED with other logic circuit block in a single chip we need to invent a design which minimizes the area demand while maintaining the proper performance. But, the straight-forward mapping of the SEED specification into hardware design results in exceedingly large circuit area for a low-cost FPGA capacity. Therefore, in this paper we present a design which maximize the resource sharing and utilizing the modern FPGA features to reduce the area demand resulting in the successful implementation of the SEED plus interface logic with single low-cost FPGA. We achieved 66% area accupation by our SEED design for the XC2S100 (a Spartan-II series FPGA from Xilinx) and data throughput more than 66Mbps. This Performance is sufficient for the small scale embedded system while achieving tight area requirement.

• Journal of the Korea Society of Computer and Information
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• v.16 no.12
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• pp.1-10
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• 2011

As requirements of embedded system get complicated, the tool for analyzing the reliability of embedded software is being needed. A probabilistic modeling is used as the way of analyzing the reliability of a software and to apply it to embedded software controlling multiple devices. So, it is necessary to specialize that to embedded software. Also, existing reliability analyzers should measure the transition probability of each condition in different ways and doesn't consider reusing the model once used. In this paper, we suggest a reliability analyzer for embedded software using embedded software Markov chin model and a unit testing tool. Embedded software Markov chain model is model specializing Markov chain model which is used for analyzing reliability to an embedded software. And a unit testing tool has host-target structure which is appropriate to development environment of embedded software. This tool can analyze the reliability more easily than existing tool by automatically measuring the transition probability between units for analyzing reliability from the result of unit testing. It can also directly apply the test result updated by unit testing tool by representing software model as a XML oriented document and has the advantage that many developers can access easily using the web oriented interface and SVN store. In this paper, we show reliability analyzing of a example by so doing show usefulness of reliability analyzer.