• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 2001.11a
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• pp.293-296
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• 2001

본 논문은 GF(2$^{m}$ )상에서 파워썸 연산을 수행하는데 필요한 새로운 알고리즘과 그에 따른 병렬 입/출력 구조를 제안한다. 새로운 알고리즘은 최상위 비트 우선 구조를 기반으로 하고, 제안된 구조는 기존의 구조에 비해 낮은 하드웨어 복잡도와 적은 지연을 가진다. 이는 역원과 나눗셈 연산을 위한 기본 구조로 사용될 수 있으며 암호 프로세서 칩 디자인의 기본 구조로 이용될 수 있고, 또한 단순성, 규칙성과 병렬성으로 인해 VLSI 구현에 적합하다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11b
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• pp.103-105
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• 2005

현재 UNISYS 네트워크 데이터베이스(Network Data Base, NDB)에서는 엔트리 레코드(entry record)를 배치시키기 위한 방법 중 CALC방식의 DMSCALC 알고리즘을 사용하고 있다. 그러나 이 알고리즘의 특성상 하위 레코드가 과다하게 발생하는 업무의 경우 동일 기본저장 페이지(primary page)에 할당되는 타 엔트리 레코드의 저장 영역에 대한 제한을 유발시켜 오우버플로워 페이지(overflow page)로 이동되고 이에 따라 성능 저하를 가져온다. 본 논문에서는 나눗셈법을 따르는 DMSCALC 알고리즘을 분석 연구하고, 엔트리 레코드가 저장되는 기본저장 페이지의 산출 알고리즘을 개선하여 기본저장 페이지 간 간격을 확보하였으며 개선 전 알고리즘과 비교할 때 기본저장 페이지 사용 율의 경우 최소 $22\%$, 최대 $41\%$에 이르는 성능 향상을 나타내었다. 또한 오우버플로워 페이지 발생률의 경우에도 최소 $47\%$, 최대 $67\%$의 감소 효과를 나타내었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.731-734
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• 2004

본 논문은 입력영상의 화질 향상을 위하여 기존의 스트레칭 알고리즘을 이용하여 개선된 콘트라스트 알고리즘을 제안하였다. 입력영상의 픽셀(pixel)을 DR(Difference Range)의 범위에 따라 정해진 가중치를 적용하여 새로운 픽셀을 출력한다. 특별한 사용자 정의(User Define)없이 실시간적으로 화질을 개선할 수 있는 장점이 있다. 또한, 하드웨어 적인 측면에서 곱셈 과 나눗셈 연산을 배럴쉬프트(Barrel Shift)를 이용하여 하드웨어 복잡도를 감소 시켰다. 제안한 방식의 알고리즘의 검증을 위하여 C를 이용한 시각적 검증과 하드웨어 측면에서의 검증을 VHDL을 이용한 컴퓨터 시뮬레이션을 통해 확인하였다.

• Proceedings of the Acoustical Society of Korea Conference
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• spring
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• pp.101-104
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• 2004

음성속도변환(TSM : Time Scaling Modification) 알고리즘은 시간축에서 음성 신호의 속도를 변환할 수 있는 방식이다. 이러한, 방법으로는 OLA(Overlap Add), SOLA (Synchronized Overlap Add) 알고리즘 등이 연구 되어 왔다. 2 가지 방식 중에도 동기화를 시켜 overlap 을 시키는 SOLA 알고리즘이 OLA 방법에 비해 음질이 우수하다. 본 논문에서는 TMS320C5416 DSP 에 계산량이 감소된 SOLA 알고리즘을 실시간 구현하였다. 기존의 SOLA 알고리즘에서 동기화를 위해 사용하고 있는 cross-correlation 함수는 곱셈연산에서 발생하는 bit 의 dynamic range 가 커서 나눗셈 연산에서도 과도한 연산량을 필요로 한다. 따라서 이러한 계산량의 감소를 위해 기존의 cross-correlation 함수가 대신 더하기와 빼기의 연산으로 수행되는 NAMDF 함수를 사용하여 계산량을 줄였다. 제안한 방법을 SOLA 알고리즘에 적용하여 성능 평가를 실시하였다. TMS320C5416 DSP 에 실시간으로 실험한 결과 NAMDF 함수를 사용하였을 경우 음질의 저하가 거의 없었으며, 계산량을 기존의 cross-correlation 방식에 비해 6.22MIPS 가까이 감소시킬 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.732-735
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• 2008

In order for fast calculation for the modular multiplication which plays an essential role in RSA cryptography algorithm, the Montgomery algorithm has been studed and developed in varous ways. Since there is no division operation in the algorithm, it is able to perform a fast modular multiplication. However, the Montgomery algorithm requires a few extra operations in the progress of which transformation from/to ordinary modular form to/from Montgomery form should be made. Concept of high radix operation can be considered by splitting the key size into word-defined units in the RSA cryptosystems which use longer than 1024 key bits. In this paper, We adopted the concept of operand scanning methods to enhance the traditional Montgomery algorithm. The methods consider issues of optimization, memory usage, and calculation time.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.34 no.3C
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• pp.322-328
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• 2009

This paper proposes new simplified sum-product (SSP) decoding algorithm to improve BER performance for low-density parity-check codes. The proposed SSP algorithm can replace multiplications and divisions with additions and subtractions without extra computations. In addition, the proposed SSP algorithm can simplify both the In[tanh(x)] and tanh-1 [exp(x)] by using two quantization tables which can reduce tremendous computational complexity. Moreover, the simulation results show that the proposed SSP algorithm can improve about $0.3\;{\sim}\;0.8\;dB$ of BER performance compared with the existing modified sum-product algorithms.

• The Mathematical Education
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• v.50 no.3
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• pp.309-327
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• 2011

In this paper, we extended the division algorithm for the integers to the finite decimals. Though the remainder for the finite decimals is able to be defined as various ways, the remainder could be defined as 'the remained amount' which is the result of the division and as "the remainder" only if 'the remained amount' is decided uniquely by certain conditions. From the definition of "the remainder" for the finite decimal, it could be inferred that 'the division by equal part' and 'the division into equal parts' are proper for the division of the finite decimal concerned with the definition of "the remainder". The finite decimal, based on the unit of measure, seemed to make it possible for us to think "the remainder" both ways: 1" in the division by equal part when the quotient is the discrete amount, and 2" in the division into equal parts when the quotient is not only the discrete amount but also the continuous amount. In this division context, it could be said that the remainder for finite decimal must have the meaning of the justice and the completeness as well. The theorem of the division algorithm for the finite decimal could be accomplished, based on both the unit of measure of "the remainder", and those of the divisor and the dividend. In this paper, the meaning of the division algorithm for the finite decimal was investigated, it is concluded that this theory make it easy to find the remainder in the usual unit as well as in the unusual unit of measure.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.2A
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• pp.80-85
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• 2003

This paper proposes Galois Field Arithmetic Unit(GFAU) whose structure does addition, multiplication and division in GF(2m). GFAU can execute maximum two additions, or two multiplications, or one addition and one multiplication. The base architecture of this GFAU is a divider based on modified Euclid's algorithm. The divider was modified to enable multiplication and addition, and the modified divider with the control logic became GFAU. The GFAU for GF(2193) was implemented with Verilog HDL with top-down methodology, and it was improved and verified by a cycle-based simulator written in C-language. The verified model was synthesized with Samsung 0.35um, 3.3V CMOS standard cell library, and it operates at 104.7MHz in the worst case of 3.0V, 85$^{\circ}C$, and it has about 25,889 gates.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.12 no.2
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• pp.21-34
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• 2002

In this paper we propos a new hardware architecture of modular exponentiation using a division chain method which has been proposed in (2). Modular exponentiation using the division chain is performed by receding an exponent E as a mixed form of multiplication and addition with divisors d=2 or $d=2^I +1$ and respective remainders r. This calculates the modular exponentiation in about $1.4log_2$E multiplications on average which is much less iterations than $2log_2$E of conventional Binary Method. We designed a linear systolic array multiplier with pipelining and used a horizontal projection on its data dependence graph. So, for k-bit key, two k-bit data frames can be inputted simultaneously and two modular multipliers, each consisting of k/2+3 PE(Processing Element)s, can operate in parallel to accomplish 100% throughput. We propose a new encoding scheme to represent divisors and remainders of the division chain to keep regularity of the data path. When it is synthesized to ASIC using Samsung 0.5 um CMOS standard cell library, the critical path delay is 4.24ns, and resulting performance is estimated to be abort 140 Kbps for a 1024-bit data frame at 200Mhz clock In decryption process, the speed can be enhanced to 560kbps by using CRT(Chinese Remainder Theorem). Futhermore, to satisfy real time requirements we can choose small public exponent E, such as 3,17 or $2^{16} +1$, in encryption and verification process. in which case the performance can reach 7.3Mbps.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.1003-1006
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• 2004

본 논문에서는 몽고메리 모듈러 곱셈(Montgomery Modular Multiplication) 알고리즘을 이용하여 효율적인 모듈러 곱셈기를 제안한다. 본 논문에서 제안한 곱셈기는 프로그램 가능한 셀룰라 오토마타(Programmable Cellular Automata, PCA)를 기반의 구조로 설계되어 하드웨어 복잡도를 줄이고, 곱셈시 몽고메리 알고리즘을 이용하여 일반적인 나눗셈 없이 모듈러 연산을 수행하여 시간 복잡도를 최소화 한다. 제안된 곱셈기는 시간적, 공간적인 면에서 간단하고 효과적으로 구성되어 지수연산을 위한 하드웨어의 하부구조나 오류 수정 코드(Error Correcting Code)의 연산에서 효율적으로 이용될 수 있을 것이다.