• 열처리공학회지
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• 제13권3호
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• pp.170-176
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• 2000

A novel method for improving the adhesion of diamond films on cemented carbide tool inserts has been investigated. This method is based on the formation of a compositionally graded interface by developing a microrough surface structure using a pulsed laser process. Residual stresses of diamond films deposited on laser modified cemented carbides were measured as a function of substrate roughness using micro-Raman spectroscopy. The surface morphology and roughness of diamond films and cemented carbides were also investigated at different laser modification conditions. It was found that the increasing interface roughness reduced the average residual stress of diamond films, resulting in improved adhesion of diamond films on cemented carbides.

• 한국진공학회지
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• 제2권3호
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• pp.374-383
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• 1993

필라멘트와 Si 기판 사이의 기전력을 20, 80, 140, 200V로 증가시키면서 EACVD에 의하여 성장된 다이아몬드 박막에 대하여 다이아몬드/Si 계면분석 및 계면강도를 측정하였다. 주사형전자현미경(SEM), 고분해능투과형전자현미경(HRTEM), 오제이전자분석기(AES)에 의해 계면상태를 분석한 결과, 기전력 증가에 따라 활성탄화수소 이온(CmHn-)에너지가 증가되어져 CmHn-이 Siso로 침투(Impringement)가 증가되고 침투된 높은 에너지의 CmHn-이 Si과 화학결합하여 생성되는 SiC층 깊이 및 농도 분포도 증가된다. 풀 시험(Pull test)에 의한 계면강도 측정 결과, SiC층 깊이 및 농도분포가 증가할수록 계면강도가 증가하였다. 관찰된 파면과 파면의 X-선 메핑 결과 및 HRTEM과 AES에 의한 분석 결과, 기전력 증가에 따라 공극율이 적고 치밀한 다이아몬드 박막이 성장된다. 그리고 생성되는 SiC층 농도 및 깊이 분포가 증가함에 따라 다이아몬드/Si 계면이 강화되고, 상대적으로 파괴는 다이아몬드/Si 계면이 아닌 SiC층이나 Si 내부에서 발생된다. 결국, 기전력을 증가하여 활성탄화수소이온의 에너지를 증가함으로써 계면강도가 우수하며 공극율이 매우 적고 치밀한 다이아몬드 박막을 성장할 수 있다.

• 조명전기설비학회논문지
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• 제29권12호
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• pp.28-32
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• 2015

In this work, we reported fabrication of sealing the glass substrate using laser treatment at low temperature for electrochemical luminescence (ECL) cell. The laser treatment at temperature is using laser diode. The glass substrate sealing by laser treatment tested at 3-10W, 2-5 mm/s for build and tested. The sealing laser treatment method will allow associate coordination between the two glass substrate was enclosed. The effect of laser treatment to sealing the glass substrate was found to have cracks and air gap at best thickness of about 550-600 im for condition 3 W, 3 mm/s. The surface of sealing was roughness which was not influent to electrodes It can reduce the cracks, crevices and air gaps as well, improves the performance viscosity in butter bus bar electrodes. Therefore, it is more effective viscosity between two FTO glasses substrate.

• E2M - 전기 전자와 첨단 소재
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• 제12권8호
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• pp.10-17
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• 1999

본 논문에서는 최근 초고주파영역에서 우수한 고출력 특성을 갖는 것으로 알려진 AlGaN-GaN high-electron mobility transistor(HEMT's)의 최근 기술동향과 함께 응용가능성 및 한계에 대하여 검토하였다. GaN는 약 3.4eV 정도의 큰 밴드갭을 갖는 까닭에 200V 이상의 높은 항복전압을 갖는다. 또한 AlGaN와 이종접합을 형성하는 경우 piezoelectric field에 의하여 1$\times$10\ulcornercm\ulcorner 이상의 높은 밀도의 2DEG(two-dimensional electron gas)의 형성이 가능하고, 상온 전자이동도가 1,200$\textrm{cm}^2$/V-s 이상으로서 초고주파 고출력 전자소자의 구현에 필요한 물성을 갖추고 있다. 현재 cutoff frequency fT가 60GHz이상, maximum frequency fmax가 150GHz 이상의 소자가 개발되었으며, 3W/cm 이상의 cw(continuous wave) 전력밀도가 보고된바 있다. 또한 열전도도가 큰 새로운 기판이 개발되고, heat dissipation을 개선하기 위한 새로운 소자구조가 개발됨에 따라 보다 높은 전력밀도를 갖는 단위소자 또는 MMIC(monolithic microwave integrated circuits)의 구현가능성이 높아지고 있다.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2002년도 동계연구발표회 논문개요집
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• pp.54-55
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• 2002

최근 자성박막과 이를 이용해 전자의 스핀을 제어할 수 있게 되면서, 이를 이용한 자기미세소자에 대해 많은 연구가 이루어지고 있다. 그 중 자성 다층박막과 자성 터널 접합에 대한 연구가 많이 행해지고 있는데, Co/cu 다층박막으로 제조한 소자는 상온에서도 65%를 넘는 큰 자기저항비를 보여주고 있다[1]. 또 다른 자기전자소자로 스핀 밸브 트랜지스터(SVT)가 있다[2]. 스핀 밸브 트랜지스터는 두 반도체 기판 사이에 금속 박막을 다층으로 삽입된 구조로 구성되어있다. (중략)

• 한국세라믹학회지
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• 제32권5호
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• pp.601-607
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• 1995

The bond strength between the low-firing-substrate and Cu conductor depended on the softening point and the amount of frit added to the metal paste. The addition of 3 wt% frit (softening point: 68$0^{\circ}C$) to the metal paste resulted in the improvement of bond strength, which was approximately 3 times higher (3kg/$\textrm{mm}^2$) than that of non frit condition. It was also found that fracture surface shifted to the ceramic substrate in the interface region. These phenomena were attributed to the frit migration into the metal-ceramic interface. It was thought that the migration of glass frit occurred extensively when the softening point of glass firt was 68$0^{\circ}C$. The sheet resistance of Cu conductor remained constant by the addition of 4 wt% frit regardless of softening point of frit. For all samples with more than 4 wt% frit, the sheet resistance increased abruptly.

• 한국전기전자재료학회논문지
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• 제16권5호
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• pp.365-371
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• 2003

We prepared silicon on insulator(SOI) wafer pairs of Si/1800${\AA}$ -SiO$_2$ ∥ 1800${\AA}$ -SiO$_2$/Si using water direct bonding method. Wafer pairs bonded at room-temperature were annealed by a normal furnace system or a fast linear annealing(FLA) equipment, and the micro-structure of bonding interfaces for each annealing method was investigated. Upper wafer of bonded pairs was polished to be 50 $\mu\textrm{m}$ by chemical mechanical polishing(CMP) process to confirm the real application. Defects and bonding area of bonded water pairs were observed by optical images. Electrical and mechanical properties were characterized by measuring leakage current for sweeping to 120 V, and by observing the change of wafer curvature with annealing process, respectively. FLA process was superior to normal furnace process in aspects of bonding area, I-V property, and stress generation.

• 한국전기전자재료학회논문지
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• 제13권5호
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• pp.431-436
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• 2000

This paper describes on the fabrication of a SOI substrate by SDB technology and electrochemical etch-stop. The surface of the thinned SDB SOI substrate is more uniform than that of grinding or polishing by mechanical method and this process was found to be a very accurate method for SOI thickness control. During electrochemical etch-stop leakage current versus voltage curves were measured for analysis of the open current potential(OCP) point the passivation potential(PP) point and anodic passivation potential. The surface roughness and the controlled thickness selectivity of the fabricated a SDB SOI substrate were evaluated by using AFM and SEM respectively.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.146-146
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• 2010

일반적인 MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor)은 소스와 드레인의 형성을 위해서 불순물을 주입하고 고온의 열처리 과정을 거치게 된다. 이러한 고온의 열처리 과정 때문에 녹는점이 낮은 메탈게이트와 게이트 절연막으로의 high-k 물질의 사용에 제한을 받게된다. 이와 같은 문제점을 보완하기 위해서 소스와 드레인 영역에 불순물 주입공정 대신에 금속접합을 이용한 Schottky Barrier Tunnel Transistor (SBTT)가 제안되었다. SBTT는 $500^{\circ}C$ 이하의 저온에서 불순물 도핑없이 소스와 드레인의 형성이 가능하며 실리콘에 비해서 수십~수백배 낮은 면저항을 가지며, 단채널 효과를 효율적으로 제어할 수 있는 장점이 있다. 또한 고온공정에 치명적인 단점을 가지고 있는 high-k 물질의 적용 또한 가능케한다. 본 연구에서는 p-type SOI (Silicon-On-Insulator) 기판을 이용하여 Pt-silicide 소스와 드레인을 형성하고 전기적인 특성을 분석하였다. 또한 본 연구에서는 기존의 sidewall을 사용하지 않는 새로운 구조를 적용하여 메탈게이트의 사용을 최적화하였고 게이트 절연막으로써 실리콘 옥사이드를 스퍼터링을 이용하여 증착하였기 때문에 저온공정을 성공적으로 수행할 수 있었다. 이러한 게이트 절연막은 열적으로 형성시키지 않고도 70 mv/dec 대의 우수한 subthreshold swing 특성을 보이는 것을 확인하였고, $10^8$정도의 높은 on/off current ratio를 갖는 것을 확인하였다.

• 한국진공학회지
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• 제4권S1호
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• pp.13-20
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• 1995

As으로 in-situ 도핑된 폴리실리콘 막을 원하는 부위에만 선택적으로 증착시킬 수 있는 RTP-CVD 증착기술이 성공적으로 수행되었다. 막의 증착속도는 도핑량이 증차함에 따라 점차 감소하였으나 As의 양이 5ppm보다 커지자 급격히 감소하였다. 또한 증착속도는 As의 유량이 일정할 때, SiH2CI2 유량에 따라 직선적으로 변화하였다. As 도펀트의 농도는 막내부에 비해 폴리실리콘/실리콘기판의 계면과 표면에서 상대적으로 높게 나타났으며, 특히 증착온도가 낮을 때 As 도펀트의 농도는 더 높아짐을 알 수 있었다. 실리콘 표면에서 약 40-50nm 위치에서 도펀트의 농도천이가 급격히 일어났으며, 그 결과 RTP-CVD공정을 이용할 때 극히 얕고 일정한 깊이분포를 갖는 n+-p junctions were achieved and laterally uniform delineated junctions were also observed using RTP-CVD.