• 대한전자공학회논문지
• /
• 제14권2호
• /
• pp.10-16
• /
• 1977

Ge-Si-Te 비정질기억소자에서 기억스위칭을 여러가지 소자의 두께와 온도에 의해 변화되는 량으로 관찰하였다. 주어진 두께에서 문턱전압의 분포는 진성스위칭동작기구에 기여하는 강한 피크를 이루었다. 두께와 Vth의 좌표계에서 두께가 감소하면 문턱전압은 낮아지며 스위칭전계는 증가함을 보였다. 또한 문턱전압은 온도가 증가함에 따라 낮아짐을 알수있었으므로 Tg이하의 온도범위에서는 문턱전안을 낮출수있다는 사실을 보였다.

• E2M - 전기 전자와 첨단 소재
• /
• 제6권3호
• /
• pp.220-227
• /
• 1993

본 논문에서는 산화막의 두께가 23.angs.이며 질화막의 두께를 각각 530.angs., 1000.angs.으로한 캐패시터형 MNOS소자를 제작하고 기억특성을 비교, 분석하였다. 특성조사를 위해 자동 .DELTA. $V_{FB}$ 추적장치를 설계, 제작하여 사용하였다. 기억트랩밀도는 질화막 두께 530.angs.인 소자가 1000.angs.인 소자보다 0.18 x $10^{16}$ $m^{-2}$ 크며, 0.31 x $10^{8}$ V/m 낮은 산화막 전기장에서 전자가 주입되었으며 $10^{4}$sec경과후 포획전자의 유지율도 우수하였다. 또한 포획된 전자는 실리콘쪽으로의 역터넬링으로 인한 감쇠가 우세하게 나타났다. 펄스전압 인가에 따른 플랫밴드전압의 변화가 선형적으로 증가하는 영역에서는 산화막 전류가 지배적이었으며 포화하다 감소하는 영역에서는 질화막 전류의 영향이 컸다. 소거동작은 포획된 전자의 방출과 실리콘으로 부터의 정공주입이 동시에 일어남을 관측하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2010년도 제39회 하계학술대회 초록집
• /
• pp.118-118
• /
• 2010

유리 기판 상에 system on panel (SOP) 구현을 위한 비휘발성 메모리 (NVM)를 제작하였다. 기존에 사용되던 charge storage layer인 SiNx 대신에 a-Si를 사용하여 전하 저장량 증가 및 전하유지 특성 향상시켰다. 그 결과 bandgap이 작아 band edge 저장 가능하였으며, SiNx 와 마찬가지로 a-Si 내 트랩에 저장되었다. $SiO_2$/a-Si와 a-Si/SiON 계면의 결함 사이트에 전하 저장되었으며, 또한 bandgap이 작아 트랩 또는 band edge에 위치한 전하들이 높은 bandgap을 가지는 blocking 또는 tunneling layer를 통하여 빠져 나오기 어려웠다. ONOn 구조의 두께와 동일한 OSOn 박막을 사용한 구조에서는 전하 저장 특성은 뛰어나나 기억유지 특성이 나빴다. 이에 대한 향상 방안으로는 Tunneling 박막의 두께를 증가시키는 것과 OSOSOn 적층 구조 소자를 만드는 방법이 있다. Tunneling 박막의 두께를 증가시킨 소자는 기억유지 특성 향상되는 특성을 보였으며 OSOSOn 적층 구조 소자는 전하저장 및 기억유지 특성 향상을 보였다. 특히, OSOSOn 구조의 경우 2개의 터널링 barrier를 사용함으로써 전하 저장 사이트의 증가에 기여하며, 기억 유지 특성도 좋아졌다. 본 연구에서 소자는 NVM이 아닌 MIS 구조로만 제작되었다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2007년도 추계학술대회 논문집
• /
• pp.149-150
• /
• 2007

ONO(Oxide-Nitride-Oxide)구조는 기억소자의 전하보유 능력을 향상시키기 위해 도입된 게이트 절연막이다. 본 연구에서는 ELA(Excimer Laser Annealing)방법으로 비정질 실리콘을 결정화 시켜서 그 위에 NVM(Nonvolatile Memory)소자를 만들어 전기적 특성을 측정하여 결과를 나타내었다. 실험 결과 같은 크기의 $V_D$에서 $V_G$를 조절함으로써 $I_D$의 크기를 조절할 수 있었다. $V_G-I_D$ Graph에서는 $I_{on}$과 $I_{off}$, 그리고 Threshold Voltage를 알 수 있었다. $I_{on}/I_{off}$ Ratio는 $10^3-10^4$이다. $V_G-I_D$ Graph에서는 게이트에 인가하는 Bias의 양을 통해서 Threshold Voltage의 크기를 조절할 수 있었다. 이는 Trap되는 Charge의 양을 임의로 조절할 수 있다는 것을 의미하며, 이러한 Programming과 Erasing의 특성을 이용하여 기억소자로서의 역할을 수행하게 된다.

• 전자공학회논문지D
• /
• 제36D권7호
• /
• pp.34-41
• /
• 1999

본 논문에서는 기억소자 주변회로인 정적 입력버퍼와 동적 입력버퍼 그리고 감지 증폭기 회로에서 hot carrier 효과로 인한 회로성능 저하를 측정 분석하였다, 회로 설계 및 공정은 $0.8 {\mu}m$ 표준 CMOS 공정을 이용하였다. 분석방법은 회로의 성능저하에 가장 큰 영향을 주는 소자를 spice 시뮬레이션으로 예견한 후 소자열화와 회로성능 저하 사이의 상관관계를 구하는 것이다. 정적 입력버퍼의 회로성능 저하 결과로부터 MMOS 소자의 Gm 변화로 인하여 trip point가 증가한 것을 볼 수 있었다. 동적 입력 버퍼에서는 NMOS 소자의 Gm 변화로 인하여 전달지연시간을 볼 수 있었다. 그리고 감지증폭기 회로에서는 hot carrier 효과로 인하여 감지전압의 증가와 half-Vcc 전압의 감소를 확인할 수 있었다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
• /
• pp.143-143
• /
• 2003

현대 산업이 발전함에 따라 다양한 기기들의 초소형화가 급속히 진행되고 있다. 이러한 요구에 부응하기 위하여 미세구동소자(Microelectromechanical system)의 개발이 많은 연구 그룹들에 의해서 이루어지고 있다. 미세구동소자에 응용을 하기 위해 개발되어지고 있는 여러 가지 소재들 중 $\ulcorner$형상기억합금 $\lrcorner$은 기존의 바이메탈이나 피에조 소자에 비하여 작동거리가 우수하기 때문에 그 가능성을 인정받고 있지만, 벌크재료는 느린 냉각속도 때문에 반응속도가 느린 단점이 있기 때문에 박막화 할 필요성이 있다. 이러한 이유로 여러 그룹들에 의해 형상기억합금의 박막화가 시도되고 있으나, 조성에 의해 특성의 변화가 심한 형상기억합금의 정밀한 조성제어가 힘들다고 알려져 있다. 몇몇 연구 그룹에서 RF magnetron sputtering법을 이용하여 Ti-Ni합금 박막을 성공적으로 제조하였다는 보고가 있지만, 타겟 조성 및 형태 등의 정밀한 제어가 필요하므로 3원 합금 박막 등을 제조할 경우에는 또 다시 타겟의 조건을 정밀하게 제어해야 할 필요성이 있다. 따라서 본 연구에서는 산화물 박막등의 제조에 있어서 타겟 조성과 제조된 박막 조성이 잘 일치하여 조성제어가 쉽게 이루어진다고 알려져 있는 PLD법을 도입하여 형상기억합금 박막제조에 적용가능한지를 검토하는 것을 목적으로 하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 1998년도 추계학술대회 논문집
• /
• pp.13-16
• /
• 1998

An anomalous current characteristics which show the superposition of a low current level and high current level at the subthreshold region when SONOSFETs are in memory states were investigated. We have assumed this phenomena were resulted from the effect of parasitic transistors by LOCOS isolation and were modeled to a parallel equivalent circuit of one memory transistor and two parasitic transistors. Theoretical curves are well fitted in measured log I$_{D}$-V$_{G}$ curves independent of channel width of memory devices. The difference between low current level and high current level is apparently decreased with decrease of channel width of devices because parasitic devices dominantly contribute to the current conduction with decrease of channel width of memory devices. As a result, we concluded that the LOCOS isolation has to selectively adopt in the design of process for charge-trap type NVSM.VSM.

• 전자공학회지
• /
• 제14권4호
• /
• pp.11-23
• /
• 1987

• 전자공학회지
• /
• 제19권5호
• /
• pp.84-100
• /
• 1992

• 전자공학회지
• /
• 제17권4호
• /
• pp.56-61
• /
• 1990