• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1992년도 춘계학술대회 논문집
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• pp.82-85
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• 1992

In this study, charge pumping method was used to investigate the Si-SiO$_2$interface characteristics of the nonvolatile SNOSFET memory devices, fabricated using the CMOS 1 Mbit processes (1.2$\mu\textrm{m}$ design rule), with thin oxide layer of 30${\AA}$ thick and nitride layer of 525${\AA}$ thick on the n-type silicon substrate (p-channel). Charge pumping current characteristics with the pulse base level were measured for various frequencies, falling times and rising times. By means of the charge dynamics in a non-steady state, the average Si-SiO$_2$interface state density and capture cross section were determined to be 3.565${\times}$10$\^$11/cm$\^$-2/eV$\^$-1/ and 4.834${\times}$10$\^$-16/$\textrm{cm}^2$, respectively. However Si-SiO$_2$ interface state densities were disributed 2.8${\times}$10$\^$-11/～5.6${\times}$10$\^$11/cm$\^$-2/～6${\times}$10$\^$11/cm$\^$-2/eV$\^$-1/ in the lover half of energy gap.

• 한국통신학회논문지
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• 제25권10A호
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• pp.1604-1612
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• 2000

본 논문에서는 VLSI설계를 위한 동시수행 하드웨어 할당 및 바인딩 알고리듬을 제안한다. 제안된 알고리듬은 스케쥴링 결과를 입력으로 받아들이고, 각 기능 연산자에 연결된 레지스터 및 연결 구조가 최대한 공유하도록 제어스텝마다 연산과 기억 소자의 상호연결 관계를 고려하여 기능 연산자, 연결 구조 및 레지스터를 동시에 할당 및 바인딩을 한다. 또한 레지스터 할당은 그래프 컬러링을 이용하여 최적의 레지스터 할당을 수행한다. 제안된 알고리듬은 실험 결과를 통해 기존의 기능 연산자와 레지스터의 수를 미리 정했거나, 분리하여 수행한 방식들과 비교함으로서 본 논문의 효율성을 보인다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1992년도 춘계학술발표회
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• pp.26-27
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• 1992

반도체 기억소자 contact hole의 선택적 충진의 최적 조건을 연구하기 위하여 무전해Ni도금방법을 채택하여 실리콘의 활성화와 선택적 도금의 공정조건이 Contact Hole 도금피막의 제반 특성에 미치는 영향을 조사하였다. p형 실리콘 100 소지 표면의 활성화 처리는 RCA처리에 의해 먼저 표면을 세척한 다음 온도, PdCl$_2$농도, 시간. 교반의 영향을 조사하였다 전처리의 최적조건은 7$0^{\circ}C$, 0.5M HF, ImM PdCl$_2$, 2mM EDTA, 90second이었다. 무전해도금은 NiS0$_4$.6$H_2O$를 DMAB를 환원제로 하여 온도, DMAB 농도, pH, 도금시간의 영향을 조사하였다. 무전해 도금 피막은 비교적 우수한 접촉저 항을 나타냈다. 1$\mu$m의 도금막을 얻는 데 본 실험조건에서 DMAB의 농도가 8mM일 때 30 분이 소요되었다. 도금막의 표면은 온도가 낮을수록 pH가 높을수록 평활하였고,특히 온도 6$0^{\circ}C$와 pH6.8에서 가장 우수하였다. 미세경도는 600Hv 정도였으며, 결정립의 크기 가 증가할수록 저항과 미세경도가 감소하였다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.168-175
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• 2017

본 논문에서는 PMIC 칩에 사용되는 BCD 공정기반에서 5V NMOS 트랜지스터와 기억소자인 eFuse 링크로 구성된 저면적의 5V NMOS-Diode eFuse OTP 셀을 제안하였다. 그리고 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 VREF 회로와 BL S/A 회로의 풀-업 부하 회로에 기존의 VDD 파워 대신 voltage regulation된 V2V ($=2.0V{\pm}10%$)의 전압을 사용하였다. 제안된 VREF 회로와 BL S/A회로를 사용하므로 eFuse OTP IP의 normal read 모드와 program-verify-read 모드에서 프로그램 된 eFuse 센싱 저항은 각각 $15.9k{\Omega}$, $32.9k{\Omega}$으로 모의실험 되었다. 그리고 eFuse OTP 셀에서 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $97.7{\mu}A$로 억제하였다. 그래서 eFuse OTP 셀의 unblown된 eFuse 링크가 unblown 상태를 그대로 유지되도록 하였다. 동부하이텍 130nm BCD 공정을 이용하여 설계된 1kb eFuse OTP 메모리 IP의 레이아웃 면적은 $168.39{\mu}m{\times}479.45{\mu}m(=0.08mm^2)$이다.

• 전기의세계
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• 제24권4호
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• pp.6-10
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• 1975

반도체와 그의 응용소자는 지난 20여년간 눈부식 발전을 이룩하였다. 이는 주로 단결정의 제작기술 진보에 의한 것으로 본다. 그러나 최근 단결정과는 전연 다른 유리질반도체가 국제회의에서도 그 우수성을 의논하기에 이르렀다. 유리질 반도체가 주목을 끌게 된겻은 1968년 Ovshinsky가 "무질서 구조에 있어서 가역적 스위칭현상"이라는 논문이 발표되고 유리질 반도체를 사용한 Ovonic 스위칭 소자의 출현에 기인된다. 유리질 반도체가 전기스위칭 작용, 기억작용을 나타낸다고 하는 Ovshinsky의 발표는 전자제치로서의 응용에 대해 찬반되는 의견이 있었지만 물성적 연구의 교량적인 역할을했다고 할 수 있다. 이런 반도체에 속하는 재료는 호칭도 여러가지로 유리질반도체, 비정질반도체 무정형반도체등으로 불리어진다. 단결정체가 각 격자간에 장거리질서를 갖는 반면 유리질 반도체는 무질서한 구조로 각 격자간에 단거리 질서를 갖는 것이 단결정과는 본질적으로 다른 점이라 본다. 유리 반도체의 종류는 첫째, 원소성 유리반도체로서 Ge, Si, Se, Te 들과 같이 단일원소로 된 겻과, 둘째 IV, V, VI족 원소로 된 공유결합 합금인 As$_{2}$Se$_{3}$-As$_{2}$Te$_{3}$ 계 Ge Si As Te계등의 칼코게나이드 유리등으로 금지대는 어느 것이나 2eV이하이다. 셋째 이론결합인 SiO $Al_{2}$O$_{3}$ Ta$_{2}$O$_{3}$Si$_{3}$N$_{4}$등의 산화물 및 질화물로 대표되는 분자성 비정질 물질로서 금지대는 2eV보다 큰 세종류로 크게 분류할 수 있다. 분류할 수 있다. 한다. 단 개개의 문제에 관한 구체적인 해석 또는 검토에 관하여는 다음 기회에 미루기로하고, 우선 여기서는 당면문제로서 대처하지 않으면 안될 자동주파수제어문제및 계통의 경제운용문제만에 한정하여, 이것을 우리나라의 현상과 관련시켜 개설하고, 이들의 자동화에 관한 기본적인 문제를 간단히 적어 보겠다. 가능하다. 제작완료된 ASIC은 기능시험을 완료했으며 실제 line-of-sight(LOS) 시스템 구현에 적용중이다. 시대를 살아 갈 회원들이다. '컨텐츠의 시대'가 개막되는 것이며, 신세기통신과 SK텔레콤은 선의의 경쟁 과 협력을 통해 이동인터넷 서비스의 컨텐츠를 개발해 나가게 될 것이다. 3배가 높았다. 효소 활성에 필수적인 물의 양에 따른 DIAION WA30의 라세미화 효율에 관하여 실험한 결과, 물의 양이 증가할수록 그 효율은 감소하였다. DIAION WA30을 라세미화 촉매로 사용하여 아이소옥탄 내에서 라세믹 나프록센 2,2,2-트리플로로에틸 씨오에스터의 효소적 DKR 반응을 수행해 보았다. 그 결과 DIAION WA30을 사용하지 않은 경우에 비해 반응 전환율과 생성물의 광학 순도는 급격히 향상되었다. 전통적 광학분할 반응의 최대 50%라는 전환율의 제한이 본 연구에서 찾은 DIAION WA30을 첨가함으로써 성공적으로 극복되었다. 또한 고체 염기촉매인 DIAION WA30의 사용은 라세미화 촉매의 회수 및 재사용이 가능하게 해준다.해준다.다. TN5 세포주를 0.2 L 규모 (1 L spinner flask)oJl에서 세포간의 응집현상 없이 부유배양에 적응,배양시킨 후 세포성장 시기에 따른 발현을 조사한 결과 1 MOI의 감염조건 하에서는 $0.6\times10^6$cell/mL의 early exponential시기의 세포밀도에서 72시간 배양하였을 대 최대 발현양을

• 대한전자공학회논문지
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• 제16권4호
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• pp.36-46
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• 1979

본 연구에서는 N -채널 실리콘 게이트 제작기술에 의하여 일련의 크기를 가지는 커페시터와 트렌지스터들이 제작되었다. 그 결과 다양한 이온 주입 조걸, 즉 B 의 경우 에너지 30keV∼60keV와 도오스 3 × 10 ~ 5 × 10 개/㎠ 그리고 P 의 경우 에너지 1001keV∼ 175keV와 4 ×10 ~ 7×11개/㎠ 도오스 영역에서 이들에 대한 D.C. 인자들의 측정치들이 이론적인 계산치들과 비상, 분석되어 있다. 이 D.C. 인자들에는 threshold전압, 공핍층의 폭, 게이트 산화물 두께, 표면상태, 가동 하전입자 밀도, 전자의 이동도 그리고 마지막으로 누설전류가 있는데, 이중 실제 MOS의 제작에 있어서 특허 중요한 threshold전압에 있어서는, 커어브트레이서와 C - V plot을 통하여 측정된 값들이 실제 재산에서 이용된 SUPREM II 컴퓨우터 프로그램에 의한 결과와 훌륭히 접근하고 있다. 그 밖에 여기나온 D.C.인자들 중에서 도오핑 수준은 기판의 역 게이트 바이어스에서 threshold전압들로 부터 계산된 것이고, 역전도는 정의된 subthreshold 기울기로 부터 추산된 것임을 밝혀 둔다. 마지막으로 이와같은 D. C. 시험 결과들을 종합적으로 평가해 볼 때 만들어진 커페시터와 트렌지스터들이 N -채널 MOS I. C. 기억소자용으로 적합함을 보여주고 있다.

• 한국재료학회지
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• 제4권6호
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• pp.662-668
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• 1994

실리콘 질화막을 습식 산화하여 제작한 산화막/질화막 복합층과 이 박막의 산화막을 식각하여 제작한 oxynitride 박막의 물리적, 전기적 특성을 기술하였다. $900^{\circ}C$에서 산화시간이 증가함에 따라 산화막/질화막의 경우에는 축전용량은 급격히 감소하였으나 절연 파괴전장은 증가하였다. Oxynitrite박막은 축전용량과 절연파괴 전장이 모두 증가하였다. Oxynitride박막의 경우 축전 용량의 증가와 절연 파괴 전장이 증가하였는데 이는 유효 주께 감소와 박막의 양질화에 기인하였다. 또한, 산화 시강의 증가에 따라 Oxynitride박막의 TDDB특성과 초기 불량율도 향상되었다. 결론적으로 Oxynitride박막은 dynamic기억소자의 유전체 박막으로 사용하기에 적합하였다.

• 한국전자통신학회논문지
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• 제3권2호
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• pp.79-85
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• 2008

다양한 무선통신 방식이 출현함에 따라 배터리 수명과, 저전력 동작이 중요시되면서 무선 통신용 LSI는 SI circuit을 이용하는 analog current-mode signal processing을 주목하고 있다. 그러나 SI (Switched-Current) circuit을 구성하는 current memory는 clock-feedthrough의 문제점을 갖는다. 본 논문에서는 current memory의 문제점인 clock-feedthrough의 일반적인 해결방안으로 CMOS switch의 연결을 검토하고, current memory 성능 개선의 설계방안을 제안하기 위하여 CMOS switch 간의 width의 관계를 도출하고자 한다. Simulation 결과, memory MOS의 width가 20um, input current와 bias current의 ratio가 0.3, CMOS switch nMOS의 width가 2~6um일 경우에 CMOS switch 간의 width는 $W_{Mp}=5.62W_{Mn}+1.6$의 관계로 정의되고, CMOS switch nMOS의 width가 6~10um일 경우에 CMOS switch 간의 width는 $W_{Mp}=2.05W_{Mn}+23$의 관계로 정의되는 것을 확인하였다. 이 때 정의된 MOS transistor의 관계는 memory MOS의 성능향상을 위한 설계에 유용한 지침이 될 것으로 기대된다.

• 한국자기학회지
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• 제14권2호
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• pp.83-88
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• 2004

자성의 양자 역학적 터널 효과의 발견 이후 학술적 관심이 증대된 분자 자성체의 자기적 성질과 양자역학적 효과에 대하여 고찰하였다. 분자 자성체는 유기물 골격 구조 안에 자성 이온이 일정한 구조를 가지고 배열되어 있는 금속-유기물 분자로서, 동일한 구조를 가지는 분자들 간의 자기적 상호작용이 매우 작은 분자들이 거대한 분자-결정을 형성하고 있다. 이러한 이유로 기존의 자성 물질에 비해서 많은 특이한 성질들을 가지고 있는데 특히 거시적 측정의 결과가 미시적인 특성, 즉, 분자의 자기적 성질을 그대로 보여 준다는 점은 매우 흥미롭다. 분자 자성체의 자성에 대해 고찰함에 있어서 미시적인 연구 방법인 핵자기 공명법을 이용한 연구들에 중점을 두고 고찰하였다. Mnl2-ac에서 발견된 자성의 양자적 터널 현상을 핵자기 공명법으로 관측하는 방법에 대하여 연구하였고 그것을 이용한 양자역학적 터널 현상에 대한 미시적 연구도 고찰하였다. 또한 분자 자성체에서 핵자기 공명법으로 처음으로 발견된 레벨간의 교차효과도 그 물리적 의미를 실험 결과들을 가지고 고찰하였다. 이러한 분자 자성체 대한 연구는 향후 응용분야에서 필요할 자기 기억 소자의 크기의 한계에 대한 정보를 줄 수 있고, 양자 컴퓨터에의 응용에 필요한 기초 지식을 제공할 것이다. 학술적인 면에서는 지금까지 잘 이해되지 않고 실험적으로 검증이 되지 않았던 많은 양자역학적 이론들의 실험적 검증이 가능할 것이다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.78-86
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• 1999

신경회로망은 학습 시에는 입력패턴이 변하지 않고 조정된 결합계수 값을 레지스터에 저장시키며, 시험시에는 반대로 결합계수가 고정되고, 레지스터에 입력패턴을 기억시킴으로써 학습과 시험 뉴런회로를 공유할 수 있는 특성을 가지고 있다. 본 연구에서는 신경회로망의 이러한 특성을 고찰하여, 신경회로망 구현시 게이트의 수를 줄일 수 있으며, 학습(learning) 및 시험(testing)시의 연산처리 시간을 단축시키기 위하여 곱셈연산 대신 어드레싱 LUT를 사용하여 학습과 시험이 동일한 신경회로망에서 수행할 수 있는 일체형 디지털 신경회로망 구현을 제안하였다. 제안한 신경회로망의 동작을 검증하기 위하여 수정된 오차역전파 학습 알고리듬에 의한 학습과정을 소프트웨어와 VHDL로 시뮬레이션 하였다. 7-segment 인식기 학습을 비교 검토한 결과, 입력패턴에 따라 다소 학습시간 및 학습횟수의 차이는 있지만 대체로 반복회수는 1000∼10000회 정도로 학습시간은 4∼20㎲로 나타났다. 신경회로망의 동작이 소프트웨어 시뮬레이션 학습 진행 상황과 동일하게 학습됨을 알 수 있었고 구현한 신경회로망이 정상적으로 수행됨을 확인하였으며, 또한 초기치 변화에 대한 실험에서도 초기치의 변화에 구애받지 않고 원활하게 학습되었다. 또한 본논문에서 구현된 신경회로망은 기존의 보드형 신경회로망보다 적은 수의 소자로 구현됨을 보였다.