• Journal of the Korean Crystal Growth and Crystal Technology
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• v.8 no.2
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• pp.193-204
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• 1998

The single crystal of the $LiTaO_3$has large electro-optic effects, so it is applied to optical switch, acousto-optic deflector, and optical memory device as hologram using photorefractive effect. In this study, optic-grade undoped $LiTaO_3$and Fe:LiTaO$LiTaO_3$single crystals were grown by the Czochralski method and optical transmission and absorption spectrums were measured in the wavelength of UV-VIS range. The curie temperature was determined with DSC and by measuring capacitance for the grown undoped crystal and ceramic powder samples of various Li/Ta ratio. In case of having a 48.6 mol% $Li_2O$ as a starting Li/Ta ratio, the results of concentration variations were below 0.01 mol% $Li_2O$ all over the crystal, so it was confirmed that $LiTaO_3$single crystals were grown under congruent melting composition having optical homogeneity. The curie temperature of the Fe:$LiTaO_3$crystal was increased with increased with increased doped Fe concentrations;by the ratio of $7.5^{\circ}C$ increase per Fe 0.1 wt%. Also, the optical transmittance was about 78 %, which was sufficient for optical device.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.142-142
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• 2010

본 논문은 단결정 및 다결정 실리콘 기판 상에 아산화질소 플라즈마 처리를 통하여 형성한 초박형 실리콘 옥시나이트라이드 박막의 특성과 이의 어플리케이션에 관한 것이다. 초박형 절연막은 현재 다양한 전자소자의 제작과 특성 향상을 위하여 활용되고 있으나 일반적인 화학 기상 증착 방법으로는 균일도를 확보하기 어려운 문제점을 가지고 있다. 디스플레이의 구동소자로 활용되는 박막 트랜지스터의 특성 향상과 비휘발성 메모리 소자의 터널링 박막에 응용하기 위하여 초박형 실리콘 옥시나이트라이드 박막의 증착과 이의 특성을 분석하였고, 실제 어플리케이션에 적용하였다. 실리콘 산화막과 실리콘 계면상에 존재하는 질소는 터널링 전류와 결함 형성을 감소시키며, 벌크 내에 존재하는 질소는 단일 실리콘 산화막에 비해 더 두꺼운 박막을 커패시턴스의 감소없이 이용할 수 있는 장점이 있다. 아산화질소 플라즈마를 이용하여 활성화된 질소 및 산소 라디칼들이 실리콘 계면을 개질하여 초박형 실리콘 옥시나이트라이드 박막을 형성할 수 있다. 플라즈마 처리 시간과 RF power의 변화에 따라 형성된 실리콘 옥시나이트라이드 박막의 두께 및 광학적, 전기적 특성을 분석하였다. 아산화질소 플라즈마 처리 방법을 사용한 실리콘 옥시나이트라이드 박막을 시간과 박막 두께의 함수로 전환해보면 초기적으로 증착률이 높고 시간이 지남에 따라 두께 증가가 포화상태에 도달함을 확인할 수 있다. 아산화질소 플라즈마 처리 시간의 변화에 따라 형성된 박막의 전기적인 특성의 경우, 플라즈마 처리 시간이 짧은 실리콘 옥시나이트라이드 박막의 경우 전압의 변화에 따라 공핍영역에서의 기울기가 현저히 감소하며 이는 플라즈마에 의한 계면 손상으로 계면결합 전하량이 증가에 기인한 것으로 판단된다. 또한, 전류-전압 곡선을 활용하여 측정한 터널링 메카니즘은 2.3 nm 이하의 두께를 가진 실리콘 옥시나이트라이드 박막은 직접 터널링이 주도하며, 2.7 nm 이상의 두께를 가진 실리콘 옥시나이트라이드 박막은 F-N 터널링이 주도하고 있음을 확인할 수 있다. 결론적으로 실리콘 옥시나이트라이드 박막을 활용하여 전기적으로 안정한 박막트랜지스터를 제작할 수 있었으며, 2.5 nm 두께를 경계로 터널링 메커니즘이 변화하는 특성을 이용하여 전하 주입 및 기억 유지 특성이 효과적인 터널링 박막을 증착하였고, 이를 바탕으로 다결정 실리콘 비휘발성 메모리 소자를 제작하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.10
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• pp.124-129
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• 1990

This paper describes a new method to eliminate some selected harmonics (5,7,11) in PWM waveforms using Walsh and related orthogonal functions. Previous analyses of PWM waveforms are based on the nonlinear equations requiring iterative solution methods which are not practical in real-time systems. In addition, synthesis of low harmonics waveform at high power system is not easy to implement with power electronic hardware. The goal of this paper is to achieve the harmonics elimination in a PWM waveform by replacing the nonlinear equations in Fourier analysis with linear algebraic equations resulting from the use of orthogonal Walsh equation. This paper also describes how to synthesize low ordered harmonic waveforms with practical power electronic hardware. Walsh and Radmacher functions are easily manipulated by Harmuth's array generator, and those algorithms are accurate, computationally efficient and faster than algorithm based on Fourier analysis. In addition, this method is simulated to synthesize periodic PWM waveforms. From the experi-mental results, it is shown that single-phase PWM waveform are identified with the proposed method. And these methods are also extended to three-phase PWM waveforms in this paper.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.261-261
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• 2016

플래시 메모리 (flash memory)는 DRAM(dynamic racdom access memory)이나 SRAM(static random access memory)에 비해 소자의 구조가 매우 단순하기 때문에 집적도가 높아서 기기의 소형화가 가능하다는 점과 제조비용이 낮다는 장점을 가지고 있다. 또한, 전원을 차단하면 정보가 사라지는 DRAM이나 SRAM과 달리 전원이 꺼지더라도 저장된 정보가 지워지지 않는다는 특징을 가지고 있어서 ROM(read only memory)과 정보의 입출력이 자유로운 RAM의 장점을 동시에 가지기 때문에 활용도가 크다. 또한, 속도가 빠르고 소비전력이 작아서 USB 드라이브, 디지털 TV, 디지털 캠코더, 디지털 카메라, 휴대전화, 개인용 휴대단말기, 게임기 및 MP3 플레이어 등에 널리 사용되고 있다. 특히, 낸드(NAND)형의 플래시 메모리는 고집적이 가능하며 하드디스크를 대체할 수 있어 고집적 음성이나 화상 등의 저장용으로 많이 쓰이며 일정량의 정보를 저장해두고 작업해야 하는 휴대형 기기에도 적합하며 가격도 노어(NOR)형에 비해 저렴하다는 장점을 가진다. 최근에는 smart watch, wearable device 등과 같은 차세대 디스플레이 소자에 대한 관심이 증가함에 따라 투명하고 유연한 메모리 소자에 대한 연구가 다양하게 진행되고 있으며 유리나 플라스틱과 같은 기판 위에서 투명한 플래시 메모리를 형성하는 기술에 대한 관심이 높아지고 있다. 전하트랩형 (charge trap type) 플래시 메모리는 플로팅 게이트형 플래시 메모리와는 다르게 정보를 절연막 층에 저장하므로 인접 셀간의 간섭이나 소자의 크기를 줄일 수 있기 때문에 투명하고 유연한 메모리 소자에 적용이 가능한 차세대 플래시 메모리로 기대되고 있다. 전하트랩형 플래시메모리는 정보를 저장하기 위하여 tunneling layer, trap layer, blocking layer의 3층으로 이루어진 게이트 절연막을 가진다. 전하트랩 플래시 메모리는 게이트 전압에 따라서 채널의 전자가 tunnel layer를 통해 trap layer에 주입되어 정보를 기억하게 되는데, trap layer에 주입된 전자가 다시 채널로 빠져나가는 charge loss 현상이 큰 문제점으로 지적된다. 따라서 tunnel layer의 막질향상을 위한 다양한 열처리 방법들이 제시되고 있으며, 기존의 CTA (conventional thermal annealing) 방식은 상대적으로 높은 온도와 긴 열처리 시간을 가지고, RTA (rapid thermal annealing) 방식은 매우 높은 열처리 온도를 필요로 하기 때문에 플라스틱, 유리와 같은 다양한 기판에 적용이 어렵다. 따라서 본 연구에서는 기존의 열처리 방식보다 에너지 전달 효율이 높고, 저온공정 및 열처리 시간을 단축시킬 수 있는 마이크로웨이브 열처리(microwave irradiation, MWI)를 도입하였다. Tunneling layer, trap layer, blocking layer를 가지는 MOS capacitor 구조의 전하트랩형 플래시 메모리를 제작하여 CTA, RTA, MWI 처리를 실시한 다음, 전기적 특성을 평가하였다. 그 결과, 마이크로웨이브 열처리를 실시한 메모리 소자는 CTA 처리한 소자와 거의 동등한 정도의 우수한 전기적인 특성을 나타내는 것을 확인하였다. 따라서, MWI를 이용하면 tunnel layer의 막질을 향상시킬 뿐만 아니라, thermal budget을 크게 줄일 수 있어 차세대 투명하고 유연한 메모리 소자 제작에 큰 기여를 할 것으로 예상한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.05a
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• pp.540-543
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• 2010

POWER PC series are common to the Central Processing Unit for Military Single Board Computer. Among them, G4 group, which contains the 74xx series supported by Freescale manufacturer is mainly used in the Military applications. We focus on the Interface between memory and controller. PCB stacking method, component routing, impedance matching and harsh environment for Military spec are the main constraints for implementation. Also, we developed memory as a module for the consideration of Military environments. The overall type of SBC should be designed by the form of 6U VME or 3U VME.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.7 no.2
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• pp.269-275
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• 2003

Polysilicon-oxide-nitride-oxide-silicon(SONOS) transistors were fabricated by using 0.35${\mu}{\textrm}{m}$ complementary metal-oxide-semiconductor(CMOS) process technology to realize a low voltage programmable flash memory. The thickness of the tunnel oxide, the nitride, and the blocking oxide were 2.4nm, 4.0nm, and 2.5nm, respectively, and the cell area of the SONOS memory was 1.32$\mu$$m^2$. The SONOS device revealed a maximum memory window of 1.76V with a switching time of 50ms at 10V programming, as a result of the scaling effect of the nitride. In spite of scaling of nitride thickness, memory window of 0.5V was maintained at the end of 10 years, and the endurance level was at least 105 program/erase cycles. Over-erase, which was shown seriously in floating gate device, was not shown in SONOS device.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.216.1-216.1
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• 2013

PZT 박막은 강유전 특성과 압전소자 특성을 나타내는 물질로 DRAM (dynamic random acess memory)과 FRAM (ferroelectric RAM) 등의 기억소자용 capacitor와 MEMS (micro electro mechanical system) 소자의 압전 물질로 사용하기 위한 연구가 진행중에 있다. 하지만 이러한 연구에서는 PZT 박막의 전기적 특성 향상을 주목적으로 연구가 진행되어 왔다. 특히, 박막 공정중 발생하는 plasma에 의한 PZT의 전기적 특성 변화가 박막 표면의 물리적 변화에 기인할 것으로 추정하고 있지만 이에 대한 구체적인 연구는 미비하다. 이 연구에서는 plasma에 의한 PZT 박막 표면의 물리적 특성 변화를 연구하기 위하여 PZT 박막을 sol-gel을 이용하여 Si 기판위에 약 100 nm의 두께로 증착하였으며, 이후 최대 300 W의 Ar plasma로 plasma power을 증가시켜 각각 10분간 plasma처리를 실시하였다. PZT 박막 표면의 nano-mechanics 특성을 분석하기 위하여 Nano-indenter와 Kelvin Probe Force Microscopy (KPFM)을 사용하여 surface hardness, surface morphology를 확인하였고 특히, surface potential 분석을 통하여 PZT 박막 표면의 plasma에 의한 박막 극 표면의 전기적 특성 변화를 연구하였다. 이 연구로 plasma에 의한 PZT 박막은 표면으로부터 최대 43 nm 깊이에서의 hardness는 최대 5.1 GPa에서 최소 4.3 GPa의 분포로 plasma power 변화에 의한 특성은 측정 불가능하였다. 이는 plasma에 의한 영향이 시료 극 표면에 국한되어 나타나기 때문으로 추정되며 이를 보완하기 위하여 surface potential을 분석하였다. 결과에 의하면 plasma power가 0 W에서 300 W로 증가함에 따라 potential이 30 mV에서 -20 mV로 감소하였으나 potential의 분산은 100 W에서 최대인 17 mV로 측정되었으며, 이때 RMS roughness역시 가장 높은 20.145 nm로 측정되었다. 특히, 100 W에서 potential에서는 물결 모양과 같은 일정한 패턴의 potential 무늬가 확인되었다.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2005.06a
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• pp.1232-1235
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• 2005

In recent years, as the robot technology is developed the researches on the artificial muscle actuator that enable robot to move dextrously like biological organ become active. The widely used materials for artificial muscle are the shape memory alloy and the electroactive polymer. These actuators have the higher energy density than the electromechanical actuator such as motor. However, there are some drawbacks for actuator. SMA has the hysterical dynamic characteristics. In this paper the segmented binary control for reducing the hysteresis of SMA is proposed and the simulation of anthropomorphic robotic hand is performed using ADAMS.

• The Journal of Information Technology
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• v.3 no.1
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• pp.117-124
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• 2000

This paper proposes a new heuristic algorithm of a low power hardware allocation for Design Automation. The proposed algorithm works on scheduled input graph and allocates functional units, interconnections and registers by considering interdependency between operations and storage elements in each control step, in order to share registers and interconnections connected to functional units, as much as possible. The low power factor of the capacitance is reduced during the allocation. As the resource number reduce maximal . This paper shows the effectiveness of the algorithm by comparing experiments of existing system of the non low power.

• Proceedings of the KIEE Conference
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• 1995.07b
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• pp.922-924
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• 1995

The modeling of accurate timing in storage elements of ASIC cell library was studied. The propagation delay time of clock signal affects the critical time and this can cause malfunction in the chip designed in synchronous. In this paper, an analysis on the effect of input slope of clock signal in timing modeling were carried out. For the first time, in ASIC design, the design guides that can be used in both $0.6{\mu}M$ and $0.8{\mu}m$ design rule were offered, reducing the run time of SPICE and the time of cell library development.