• 대한전자공학회논문지SD
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• 제37권7호
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• pp.7-16
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• 2000

본 논문에서는 DRAM 셀 내의 셀 캐패시턴스 및 기생 캐패시턴스를 수치 해석적으로 계한하여 추출하는 방법과 그 적용 예를 보고한다. 셀 캐패시턴스 및 기생 캐패시턴스를 계산하기 위하여 유한요소법을 적용하였다. 시뮬레이션의 구조를 정의하기 우하여, 마스크 레이아웃 데이터 및 공정 레시피를 이용한 토포그래피 시뮬레이션을 수행하고, 토포그래피 시뮬레이션을 통해 DRAM 셀 구조를 생성하기 위해 필요한 데이터를 얻었다. 이를 기반으로 하여, 마스크 데이터 기반의 3차원 솔리드 모델링 방법을 적용하여 시뮬레이션 구조를 생성하였다. 시뮬레이션에 사용된 구조는 $2.25{\times}175{\times}3.45{\mu}m^3$ 크기이며, 4개의 셀 캐패시터를 갖는다. 또한 70,078개의 노드와 395,064개의 사면체로 구성되었다. 시뮬레이션을 위해 ULTRA SPARC 10 웨크스테이션에서 약 25분의 CPU 시간을 소요하였으며, 약 201메가바이트의 메모리를 사용하였다. 시뮬레이션을 통하여 계산된 셀 캐패시턴스는 셀당 24fF이며, DRAM 셀 내에서 가장 주요한 기생 캐패시턴스 성분을 규명하였다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.44-53
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• 1999

본 논문에서는 반도체 집적 회로의 다층 배선 인터커넥트 사이의 기생 캐패시턴스를 수치 해석적으로 계산하여 추출하는 새로운 방법과 그 적용 예를 보고한다. 기생 캐패시턴스를 시뮬레이션을 통해 추출하기 위하여, 복잡한 형태의 3차원 대층배선 구조물을 유한요소법을 이용하여 해석하였다. 캐패시턴스를 추출하기 위한 3차원 다층배선 구조물은 3차원 변환 정보를 가진 2차원 평면 마스크 레이아웃 데이터로부터 생성하였다. 시뮬레이션 결과의 정확도를 검증을 위하여 8.0×8.0×5.0㎛\sup 3\ 크기의 영역에 평행한 두 도전층이 상하로 교차한 구조에 대하여 실험치와 비교하였다. 3차원 다층배선 구조물의 기생 캐패시턴스 추출을 위해서, 유한 요소법 적용을 위한 1,960개의 노드와 8,892개의 사면체 메쉬를 생성하였으며, ULTRA SPARC 1 워크스테이션에 대해서 소요된 CPU 시간은 28초이었으며, 4.4 메가바이트의 메모리를 사용하였다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.16-22
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• 2006

본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷 응용을 위한 전치증폭기 회로를 구현하였다 대역폭 확장 및 노이즈 성능개선을 위해, regulated cascade 설계기법을 사용하였고 이로써, 광다이오드 및 TIA 입력단의 큰 기생 캐패시턴스를 대역폭 결정으로부터 효과적으로 차단하였다. 0.6um CMOS공정을 사용하여 구현한 1.25Gb/s 전치증폭기의 칩 측정 결과 58dBohm의 트랜스 임피던스 이득, 0.5pF 기생 광다이오드 캐패시턴스에 대해 950MHz의 대역폭과 6.3pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 5V 단일 전원전압으로부터 85mW의 전력소모를 보였다. 또한, 0.18um CMOS 공정을 사용하여 설계한 10Gb/s 전치증폭기는 RGC 기법과 인덕티브 피킹기술을 동시에 사용함으로써, 59.4dBohm의 트랜스 임피던스 이득, 0.25pF 기생 캐패시턴스에 대해 8GHz의 대역폭, 20pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도, 1.8V 단일전압에 대해 14mW의 전력소모를 보였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.1-9
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• 2006

본 논문에서는 0.18um CMOS 공정을 이용하여 두 종류의 10Gb/s급 광통신용 전치증폭기(TIA)를 설계, 비교하였다. 전압모드인 Inverter TIA(I-TIA)는 입력단에 inverter 구조를 사용하여 입력 유효 gm 값을 증가시킴으로써 입력저항 값을 줄이고 동시에 대역폭을 늘리는 효과를 얻었다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $56dB{\Omega}$의 트랜스임피던스 이득과 14GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.4A/W responsivity를 예상할 경우 -16.5dBm의 광민감도를 얻었다. 그러나 기생 성분에 의한 대역폭의 감소 및 민감도가 크기 때문에 회로설계 시 패키지 및 회로내의 기생성분 효과에 대한 신중한 고려가 필요하다. 이와 달리, 전류모드인 RGC TIA는 입력단에 regulated cascode 설계기법을 사용하여 광다이오드와 TIA 사이에 생기는 큰 입력 기생 캐패시턴스를 전압모드보다 매우 효과적으로 차단하여 대역폭을 확장하였다. 또한 기생성분에 의한 대역폭 및 트랜스임피던스의 민감도가 현저히 줄어들어 대역폭의 변화가 없다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $60dB{\Omega}$의 트랜스임피던스 이득과 10GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.5A/W responsivity를 예상할 경우 -15.7dBm의 광민감도를 얻는다. 그러나, I-TIA에 비하여 약 4.5배의 높은 전력소모를 보이는 단점이 있다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.109-114
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• 2004

본 논문에서는 반도체 방식의 직접 터치식 용량 형 지문인식센서의 신호처리를 위한 회로를 제안하였다. 센서로부터의 용량의 변화를 전압의 신호로 전환하기 위해서 전하분할 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 센서 플레이트에 존재하는 기생용량을 제거하고 융선과 계곡 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그 버퍼회로를 설계 적용하였다. 센서 하부회로와의 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 실시하였다. 제안된 신호 처리회로는 0.35마이크론 표준 CMOS 공정에 의해 레이아웃 되었다.

• 전기전자학회논문지
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• 제24권3호
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• pp.845-852
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• 2020

3 나노미터 아래의 미래공정에서는 작은 면적의 표준셀(Standard Cell)을 구현하는 데에 많은 기술적인 개선을 요구한다. 따라서 어떠한 기술을 통해 얼마나 작은 면적의 표준셀을 구현할 수 있는지, 그리고 그 영향이 어떠한지 알아보는 것은 매우 중요하다. 본 논문에서는 3 나노미터와 이하의 미래공정에서 표준셀 설계를 위해 묻힌 전력망(Buried Power Rail, BPR)과 상호보완 FET(Complementary FET, CFET)이 면적 감소에 얼마나 기여하는지 살펴보며 그 영향을 기생 캐패시턴스 관점에서 분석한다. 본 논문을 통해 상호보완 FET은 4T 이하의 표준셀을 구현할 수 있는 기술이지만, Z-축으로 증가하는 높이만큼 상당한(+18.0% 이상) 기생 Cap의 영향을 받는다는 점을 밝힌다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.168.1-168.1
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• 2013

고분자유기물로 사용되는 발광층에 탄소나노튜브를 합성하여 AC로 구동되는 고분자유기물소자를 제작하였다. 고분자유기물소자는 총 4개의 층(ITO/CRS/탄소나노튜브를 함유한 MEH-PPV/Al)으로 구성하였다. ITO가 코팅된 유리기판 위에 발광층을 보호하는 역할을 하는 절연층[cyanoethyl pullulan(CRS)], 유기발광물질인 poly[2-methoxy-5-(2-ethyl-hexyloxy)-1,4-phenylene-vinylene](MEH-PPV)에 탄소나노튜브의 함량을 조절하여 발광층으로 사용하였으며, 절연층과 발광층은 스핀코우터를 이용하여 증착하다. 마지막으로 thermal evaporator을 이용하여 Al을 증착하였다. 고분자유기물소자는 발광층에 함유된 탄소나노튜브에 함량에 따른 전압, 전류 그리고 밝기 특성을 분석하였다. 탄소나노튜브가 0.015wt% 함유된 고분자유기물소자에서 최대 밝기 특성과 낮은 소비전력을 얻을 수 있었다. 고분자유기물에 탄소나노튜브를 합성된 효과를 알아보기 위하여 임피던스분석을 통하여 고분자유기물소자의 저항, 캐패시턴스, 기생저항을 알아보았다. 고분자유기물소자의 캐패시턴스의 변화는 탄소나노튜브와 고분자 유기물(polymer-CNT matrix) 에서 생성되는 블록들이 매우 얇은 유전층을 구성할 것으로 예상되며 이는 micro-capacitance로 고분자유기물소자의 구동에 영향을 미치는 것으로 예상된다. AC구동 고분자유기물소자에 탄소나노튜브를 함유하여 높은 효율을 얻을 수 있는 장점으로 차세대 디스플레이나 조명으로 탄소나노튜브의 쓰임새를 기대해 본다.

• 대한전자공학회논문지SD
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• 제37권1호
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• pp.8-18
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• 2000

본 논문은 RF 호로 모듈을 구현하기 위한 방법으로서 BGA(Ball Grid Array) 패키지 구조를 제시하고 그 전기적 변수를 추출하였다. RF 소자의 동작 주파수가 높아지면서 RF 회로를 구성하는 패키지의 전지적 기생 성분들은 무시할 수 없을 정도로 동작회로에 영향을 끼친다. 또한 소형화 이동성을 요구하는 무선 통신 시스템은 그 전기적 특성을 만족시킬 수 있도록 새로운 RF 회로 모듈 구조를 요구한다. RF 회로 모듈 BGA 패키지 구조는 회로 동작의 고속화, 소형화, 짧은 회로 배선 길이, 아날로그와 디지탈 혼성 회로에서 흔히 발생하는 전기적 기생 성분에 의한 잡음 개선등 기존의 구조에 비해 많은 장점을 제공한다. 부품 실장 공정 과정에서도 BGA 패키지 구조는 드릴링을 이용한 구멍 관통 홀 제작이 아닌 순수한 표면 실장 공정만으로 제작될 수 있는 장점을 제시한다. 본 실험은 224MHz에서 동작하는 ITS(Intelligent Transportation System) RF 모튤을 BGA 패키지 구조로 설계 제작하였으며, HP5475A TDR(Time Domain Reflectometry) 장비를 이용하여 3${\times}$3 입${\cdot}$출력단자 구조을 갖는 RF 모튤 BGA 패키지의 전기적 파라메타의 기생성분을 측정하였다. 그 결과 BGA 공납의 자체 캐패시턴스는 68.6fF, 자체 인덕턴스는 1.53nH로써 QFP 패키지 구조의 자체 캐패시턴스 200fF와 자체 인덕턴스 3.24nH와 비교할 때 각각 34%, 47%의 값에 지나지 않음을 볼 수 있었다. HP4396B Network Analyzer의 S11 파라메타 측정에서도 1.55GHz 근방에서 0.26dB의 손실을 보여주어 계산치와 일치함을 보여 주었다. BGA 패키지를 위한 배선 길이도 0.78mm로 짧아져서 RF 회로 모튤을 소형화시킬 수 있었으며, 이는 RF 회로 모듈 구성에서 BGA 패키지 구조를 사용하면 전기적 특성을 개선시킬 수 있음을 보여준 것이다.

• 전자공학회논문지
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• 제50권9호
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• pp.55-59
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• 2013

Sub-$0.1{\mu}m$로 스케일이 감소함에 따라 기생 저항 효과가 크게 발생되는 dc Ids 측정 데이터 없이 측정 S-파라미터로부터 얻어진 RF Ids를 사용하여 벌크 MOSFET의 포화영역에서 게이트 전압 종속 유효 캐리어 속도를 추출하는 새로운 방법이 개발되었다. 이 방법은 바이어스 종속 기생 게이트-소스 캐패시턴스와 유효 채널 길이의 복잡한 추출 없이 포화영역의 유효 캐리어 속도를 추출할 수 있게 한다. 이러한 RF 기술을 사용하여 벌크 포화 속도를 초과하는 전자 속도 overshoot 현상이 $0.065{\mu}m$ 게이트 길이의 벌크 N-MOSFET에서 관찰되었다.

• 전력전자학회논문지
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• 제10권1호
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• pp.70-77
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• 2005

압전소자를 이용한 마이크로발전기를 모델링한 저전압 AC 전류원으로부터 밧데리 충전을 위한 에너지 변환회로를 제안하고, 동작모드를 해석한다. 전체 시스템의 소형화 및 고효율화를 추구하기 위해서, MOSFET 풀브리지 정류기와 부스트 컨버터의 토폴로지를 채택하였다. 제안된 컨버터 시스템의 동작원리 및 동작모드를 스위칭 소자의 기생캐패시턴스를 고려하여 해석하고, 시뮬레이션을 통해 해석결과를 검증하였다.