• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.34 no.11
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• pp.84-91
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• 2006

Recently, all the electrical parts for satellite application are required more strong against cosmic rays, because spacecraft's life time and function are depending on the their conditions. Also, a TID effect test was undertaken with units and/or subsystems which are already assembled on the PCB in past time. However, it is very hard to know and analyze that some abnormal states are appeared after launch. Moreover, it is necessary to perform a test of TID effects based on the parts level for preparing preliminary data in cosmic rays. Therefore, this paper presents a test-bed to perform a TID effect test of Metal-Oxide Semiconductor Field Effect Transistor (MOSFET) which is a fundamental element for electronics.

• Electrical & Electronic Materials
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• v.25 no.1
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• pp.5-11
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• 2012

• Journal of IKEEE
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• v.21 no.1
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• pp.96-99
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• 2017

In this study the influence of the random dopant fluctuation (RDF) depending on the halo and LDD implantations for the metal-oxide-semiconductor field effect transistor is investigated through the 3D atomistic device simulation. For accuracy in calculation, the kinetic monte carlo method that models individual impurity atoms and defects in the device was applied to the atomistic simulation. It is found that halo implantation has the greater influence on RDF effects than LDD implantation; three-standard deviation of $V_{TH}$ and $I_{ON}$ induced by halo implantation is about 6.45 times and 2.46 times those of LDD implantation. The distributions of $V_{TH}$ and $I_{ON}$ are also displayed in the histograms with normal distribution curves.

• Journal of IKEEE
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• v.27 no.4
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• pp.386-390
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• 2023

In this study, we examined the quasi-nonvolatile memory characteristics of silicon nanosheet (SiNS) feedback field-effect transistors (FBFETs) fabricated using a complementary metal-oxide-semiconductor process. The SiNS channel layers fabricated by photoresist overexposure method had a width of approximately 180 nm and a height of 70 nm. The SiNS FBFETs operated in a positive feedback loop mechanism and exhibited an extremely low subthreshold swing of 1.1 mV/dec and a high ON/OFF current ratio of 2.4×10⁷. Moreover, SiNS FBFETs represented long retention time of 50 seconds, indicating the quasi-nonvolatile memory characteristics.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.46 no.2
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• pp.1-6
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• 2009

The experimental results of exposing IGBT (Insulated Gate Bipolar Transistor) samples to gamma radiation source show shifting of threshold voltages in the MOSFET and degradation of carrier mobility and current gains. At low total dose rate, the shift of threshold voltage is the major contribution of current increases, but for more than some total dose, the current is increased because of the current gain degradation occurred in the vertical PNP at the output of the IGBTs. In the paper, the collector current characteristics as a function of gate emitter voltage (VGE) curves are tested and analyzed with the model considering the radiation damage on the devices for gate bias and different dose. In addition, the model parameters between simulations and experiments are found and studied.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.161-161
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• 2010

n-type 반도체 특성을 띄는 $SnO_2$ 나노선은 가스 센서, 투명 소자, 태양광 전지 등으로 널리 사용되고 있다. 본 연구에서는 화학기상증착법으로 성장한 $SnO_2$ 나노선으로 폴리이미드 (PMDA-ODA: PI) 박막을 게이트 절연막으로 이용한 전계효과트랜지스터를 플렉서블 기판에 제작하고 전기적 특성을 분석하였다. 전자 전달 특성 곡선으로부터 n-형의 반도체 특성을 확인하였으며, 대부분의 산화금속 나노선에서와 같이 매우 큰 전기적 히스테리시스가 관찰되었다. 산화금속계통 나노선 소자의 히스테리시스는 나노선 표면에 산소 및 물 분자가 흡착되어 생기는 전자 갇힘 현상이 가장 큰 원인으로 알려져 있는데, 이러한 히스테리시스를 조절하거나 없애는 것은 소자의 특성 향상에 있어 매우 중요하다. 한편 PI 절연막에는 느린 분극 현상을 만드는 OH 반응기가 존재하기 때문에 나노선과는 반대 방향의 히스테리시스를 보일 것으로 예상된다. 본 연구에서는 제작된 $SnO_2$ 나노선 FET에서 PI 게이트 절연막의 경화 정도에 따른 히스테리시스를 조사하였다. FT-IR 측정에 따르면, PI 필름에 존재하는 OH 반응기는 PI를 경화시킴에 따라 감소하였으며 전기적인 히스테리시스도 감소하였다. 따라서, 절연막을 경화시키지 않았을 때는 PI 내부에 다량의 OH 반응기가 존재하여, PI의 히스테리시스가 나노선 히스테리시스보다 더 크게 작용하여, 전체적으로는 PI의 특성인 반시계 (counterclockwise) 방향의 히스테리시스를 나타내었다. 한편, 절연막을 완전히 경화시키면, OH 반응기는 대부분 사라지고 나노선의 히스테리시스만 발현되어 소자는 시계방향의 히스테리시스를 보였다. 이러한 실험결과를 통해, PI 박막을 $250^{\circ}C$ 에서 약 7분간 경화시켰을 때 나노선과 절연막의 히스테리시스가 가장 이상적으로 상쇄되어 전체적으로 히스테리시스가 매우 작아진 것을 관찰할 수 있었다. 이는 향후 나노선 FET의 안정적인 응용에 매우 유용한 결과로 활용될 것으로 예측된다.

• Proceedings of the KIEE Conference
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• 2006.10a
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• pp.99-100
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• 2006

절연 게이트 바이폴라 트랜지스터 (Insuialed atc Bipolar Transistor : IGBT)는 높은 전류구동 능력과 높은 입력 임피던스 특성으로 인해 대전력 스위칭 소자로 널리 응용되고 있다. 특히, 대용량 모터 구동을 위해 응용되는 경우, 모터의 부하 특성상, 모터의 단락에 의한 단락 회로 (Short-circuit fault) 현상을 비롯한 클램핑 다이오드의 파손으로 인한 unclamped 유도성 부하 스위칭 (UIS) 상황에서 견딜 수 있도록 설계되어야 한다. 이를 위해, 이전 연구를 통해 Floating p-well을 600V급 IGBT에 도입함으로써 UIS 상황에서 IGBT가 견딜 수 있는 에너지(항복 에너지)륵 증가시키고 Floating p-weil 전압을 감지함으로써 단락 회로 상황에서 IGBT가 보호될 수 있도록 보호회로를 제안하고 검증하였다. 그러나 이 보호회로는 수평형 금속 산화막 반도체 전계 효과 트랜지스터 (Latcral MOSFET)로 제작됨으로써 보호회로 기능을 수행하기 위해서는 넓은 면적을 요구하였다. 또한, 정상적인 동작 상황에서 오류를 감지 (오류 감지: False detection)하는 동작으로 인해 추가적인 filter를 요구함으로써 보호회로 동작 속도를 감소시켰다. 이러한 단점을 해결하기 위해, 수평형 절연 게이트 바이폴라 트랜지스터 (Lateral IGBT : LIGBT)를 보호회로에 적용함으로써 LIGBT의 높은 전류 구동능력을 이용하여 기존 보호회로 면적의 30% 수준의 보호회로를 구현하였다. 또한, 구현된 보호회로는 오류 감지 현상을 제거함으로써 보호회로의 동작 속도를 개선하였다. 제안된 보호회로와 1200V급 IGBT는 7장의 마스크를 이용한 표준 수평형 IGBT 공정을 이용하여 제작되었으며, 특히, 전자빔 조사를 이하여 턴오프 속도를 개선함으로써 고속 스위칭에 적합하도록 최적화 되었다.

• Journal of the Semiconductor & Display Technology
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• v.13 no.3
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• pp.45-50
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• 2014

In this paper, we propose a super-junction MOSFET (SJ MOSFET) fabricated through a simple pillar forming process by varying the Si epilayer thickness and doping concentration of pillars using SILVACO TCAD simulation. The design of the SJ MOSFET structure is presented, and the doping concentration of pillar, breakdown voltage ($V_{BR}$) and drain current are analyzed. The device performance of conventional Si planar metal-oxide semiconductor field-effect transistor(MOSFET), Si SJ MOSFET, and SiGe SJ MOSFET was investigated. The p- and n-pillars in Si SJ MOSFET suppressed the punch-through effect caused by drain bias. This lead to the higher $V_{BR}$ and reduced on resistance of Si SJ MOSFET. An increase in the thickness of Si epilayer and decrease in the former is most effective than the latter. The implementation of SiGe epilayer to SJ MOSFET resulted in the improvement of $V_{BR}$ as well as drain current in saturation region, when compared to Si SJ MOSFET. Such a superior device performance of SiGe SJ MOSFET could be associated with smaller bandgap of SiGe which facilitated the drift of carriers through lower built-in potential barrier.