• 한국정보통신학회논문지
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• 제19권12호
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• pp.2892-2898
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• 2015

양극성 이중 독립 게이트 실리콘 나노와이어 전계 효과 트랜지스터를 새롭게 제안한다. 제안한 트랜지스터는 극성 게이트와 제어 게이트를 가지고 있다. 극성게이트의 바이어스에 따라서 N형과 P형 트랜지스터의 동작을 결정할 수 있고 제어 게이트의 전압에 따라 트랜지스터의 전류 특성을 제어할 수 있다. 2차원 소자 시뮬레이터를 이용해서 양극성 전류-전압 특성이 동작하도록 두 개의 게이트들과 소스 및 드레인의 일함수를 조사했다. 극성게이트 4.75 eV, 제어게이트 4.5 eV, 소스 및 드레인 4.8 eV일 때 명확한 양극성 특성을 보였다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.52-59
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• 1989

얇은 산화막의 신뢰성을 정전류 스트레스 방법으로 조사하였다. 실험에 사용된 소자는 산화막 두께가 20~25nm인 다결정실리콘 MOS 커패시터 이었다. VLSI 신뢰성 평가에 필수적인 자동측정 및 통계적 데이타분석을 HP9000 컴퓨터를 이용하여 수행하였다.측정한 TDDB 결과로부터 산화막의 결합밀도, 절연파괴 전하량(Qbd), 수명등을 측정한 결과 스트레스를 가하는 극성에 따라서 다른 특성이 나타났다. 결함밀도는 (-) 게이트 주입의 경우에 62개$cm^2$ 이었다. 절연파괴 전하량은 (+) 게이트 주입의 경우 30C/$cm^2$이었고, (-)게이트 주입의 경우가 1.43$cm^2$/A 이었고, (+)게이트 주입의 경우가 1.25$cm^2$/A이었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.8-8
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• 2010

외부전하를 감지할 수 있는 EEPROM 구조를 기반으로 한 센서를 제안하였다. 부유게이트로부터 확장된 큰 면적의 접촉부위 (CCM)는 외부전하를 고정화하도록 설계되었으며, $0.13{\mu}m$ 단일-다결정 CMOS 공정에 적합한 적층의 금속-절연체-금속 (MIM) 제어케이트구조로 구성되었다. N-채널 EEPROM의 CCW 캐패시터 영역에 양의 전압이 인가되면 제어 게이트의 문턱전압이 음의 방향으로 변화하여 드레인 전류는 증가하는 특성을 보였다. 또한 이미 충전된 외부 캐패시터가 CCW의 부유게이트의 금속영역에 직접 연결되면, 외부 캐패시터로부터 유입된 양의 전하는 n-채널 EEPROM의 드레인 전류를 증가시키지만 반면에 음의 전하는 이를 감소시켰다. 외부 전압과 전하에 의해 PMOS의 특성은 NMOS에 비교하여 반대로 나타남이 확인되었다. EEPROM 인버터의 CCW 영역에 외부전하를 연결하면 인버터의 입-출력 특성이 기준 시료에 비해 외부전하의 극성에 따라 변화하였다. 그러므로, EEPROM 인버터는 외부전하를 감지하여 부유게이트에 고정된 전하의 밀도 크기에 따라 출력을 전압으로 표현할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.1-8
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• 2004

두께가 3nm인 게이트 산화막을 사용한 n-MOSFET에 정전압 스트레스를 가하였을 때 관찰되는 SILC 및 soft breakdown 열화 및 이러한 열화가 소자 특성에 미치는 영향에 대해 실험하였다. 열화 현상은 인가되는 게이트 전압의 극성에 따라 그 특성이 다르게 나타났다. 게이트 전압이 (-)일 때 열화는 계면 및 산화막내 전하 결함에 의해 발생되었지만, 게이트 전압이 (＋)일 때는 열화는 주로 계면 결함에 의해 발생되었다. 또한 이러한 결함의 생성은 Si-H 결합의 파괴에 의해 발생할 수 있다는 것을 중수소 열처리 및 추가 수소 열처리 실험으로부터 발견하였다. OFF 전류 및 여러 가지 MOSFET의 전기적 특성의 변화는 관찰된 결함 전하(charge-trapping)의 생성과 직접적인 관련이 있다. 그러므로 실험 결과들로부터 게이트 산화막으로 터널링되는 전자나 정공에 의한 Si 및 O의 결합 파괴가 게이트 산화막 열화의 원인이 된다고 판단된다. 이러한 물리적 해석은 기존의 Anode-Hole Injection 모델과 Hydrogen-Released 모델의 내용을 모두 포함하게 된다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.1-1
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• 2001

2차원 소자 시뮬레이터를 사용하는 혼합모드 과도해석 방법을 제시하여, NMOS 트랜지스터를 ESD 보호용 소자로 사용하는 CMOS 칩에서의 충전소자모델(CDM) ESD 현상에 대한 분석을 시도하였다. 과도해석 결과의 분석을 통해 CDM 방전 경우 소자 파괴에 이르는 미케니즘에 대해 상세히 설명하였고 충전전기의 극성에 따른 방전 특성의 차이점도 비교 분석하였다. CDM 방전에서 가장 문제가 되는 입력버퍼의 게이트 산화막 파괴문제와 관련하여 배선저항 값의 변화에 의한 영향을 검토하였고, 입력버퍼회로 보호용 NMOS 트랜지스터의 추가에 의한 방전 특성의 변화에 대해 조사하였다.

• 한국전자통신학회논문지
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• 제11권2호
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• pp.165-170
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• 2016

본 논문은 $NCV-{\mid}v_1$ > 라이브러리의 새로운 쌍대 구조의 특성과 그 응용에 대한 연구이다. 상태벡터가 고유벡터인 임의 n개 qudit 상의 모든 유니터리 연산은 1개와 2개의 $NCV-{\mid}v_1$ > 라이브러리 들의 합성으로 표현할 수 있다. 본 연구는 입력 상태벡터가 PP로 제한적인 Barenco의 n비트 U(2n) 연산자를 전역 극성의 입력 상태벡터로 확장 실현하는 것이다. 이와 같이 보강된 확장 실현은 유니터리 연산자의 제어게이트 합성 시에 $NCV-{\mid}v_1$ > 과 이의 쌍대인 $NCV^{\dag}-{\mid}v_1$ > 라이브러리 모두를 사용할 경우에 이들이 대칭적 쌍대 성질을 갖고 있어 모든 극성의 상태벡터 입력에 대해 AND 지배적 종속 합성이 가능하기 때문이다.

• 한국자기학회지
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• 제5권4호
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• pp.304-308
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• 1995

일차코일에 흐르는 전류에 의하여 코아의 피상 보자력을 측정하여 자기장을 측정 할 수 있는 두개의 플럭스게이트센서로, 두 지점에서 자기장 차이를 측정할 수 있는 플럭스게이트 마그네토미터를 제작하였다. 센서코아는 교류 자기이력곡선상에서 각형성이 좋은 Co-계 비정질리본 $VITROVAC^{\circledR}6030$을 $2\;mm{\times}30\;mm$의 크기로 에칭하여 사용 하였으며, 일차코일 및 이차코일은 각각 315회 권선하였다. 두 센서의 일차코일은 외 부 자기장의 차이를 측정하기 위해 같은 극성으로 병렬로 연결하였고, 이차코일은 직렬 연결하여 적분하므로서 두 코아의 평균 자속밀도를 얻게 하였다. 본 연구에서 제작 한 자기장 차이 측정용 플럭스게이트 마그네토미터는 $1.6{\times}10^{6}V/T$의 민감도와 1 Hz 주파수 대역폭에서 1nT의 분해능을 얻었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.66-66
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• 2010

$SnO_2$ 나노선은 n-type 반도체 특성을 띄며 트랜지스터, 가스 센서, pH 센서 등 여러 분야에 걸쳐 다양하게 사용되고 있다. $SnO_2$ 나노선은 그 자체만으로 시계방향의 전기적 히스테리시스를 보이며 이것은 나노선 표면에 흡착된 물이나 산소가 발생시키는 전자 갇힘 현상이 가장 큰 원인으로 작용한다. 특히 고분자를 게이트 절연막으로 사용할 경우 게이트 절연막의 전기적 히스테리시스가 소자 특성에 영향을 미치게 되며, 고분자 절연막의 히스테리시스는 $SnO_2$ 나노선의 히스테리시스와 반대인 반시계 방향의 특성을 보인다. 고분자 내에서 발생하는 히스테리시스는 고분자 사이에 흡착된 물 분자나 고분자의 높은 극성을 가지는 작용기 등이 원인으로 작용한다. 전기적 히스테리시스는 FET소자를 구동하는데 있어 부적절한 특성으로, 이것의 원인을 이해하는 것은 중요하며 히스테리시스의 방향과 크기를 조절할 수 있는 기술 또한 중요하다. 본 연구에서는 폴리이미드(PMDA-ODA)를 게이트 절연막으로 사용하여 플렉시블 기판을 만들고 그 위에 $SnO_2$ 나노선을 슬라이딩 전이 방식으로 정렬하여 플렉시블 FET를 제작하였다. 제작된 소자는 $0.7cm\;{\times}\;0.7cm$ 넓이 안에 300개의 FET가 존재하며 SEM 이미지를 통해 넓이 $50{\mu}m$, 길이 $5{\mu}m$의 FET채널에 약 150개의 나노선이 연결되어 있는 것을 확인했다. 이 소자의 히스테리시스는 폴리이미드의 교차결합 정도에 따라, 그리고 폴리이미드 절연막을 제작할 때의 습도에 따라 변하게 된다. 교차결합이 많아지고 습도가 낮아질수록 폴리이미드 절연막 내부에 흡착되는 물분자가 줄어들게 되고 절연막의 히스테리시스가 사라지며 시계방향의 나노선 히스테리시스가 지배적이 된다. 반대로 교차결합이 줄어들고 습도가 높아질수록 폴리이미드 절연막 내부에 물분자가 늘어 나면서 시계반대방향의 폴리이미드 히스테리시스가 FET의 전기적 특성에서 눈에 띄게 나타난다. 이 실험을 통해 고분자 절연막을 사용한 $SnO_2$ 나노선 FET의 전기적 히스테리시스를 조절할 수 있었으며, 소자의 히스테리시스를 없앨 수 있는 가능성에 대해서 논하고자 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 추계학술대회 논문집 학회본부
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• pp.312-315
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• 1995

The base/gate drive suppression method proposed by Joshi and Bose is that which detects the output current polarity of the leg and, according to the polarity, suppresses the base/gate drive of one of the ore switching devices of the leg. This method has the merit that it does not have the conventional dead time problem, reduces the power loss of the driving circuit and others. But this method has difficulty in implementation. In this paper, a new base/gate drive suppression method by detecting not the output current polarity but the output voltage polarity is proposed. The proposed method is easier to implement than Joshi and Bose's method.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.155-165
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• 2001

2차원 소자 시뮬레이터를 사용하는 혼합모드 과도해석 방법을 제시하여, NMOS 트랜지스터를 ESD 보호용 소자로 사용하는 CMOS 칩에서의 충전소자모델(CDM) ESD 현상에 대한 분석을 시도하였다. 과도해석 결과의 분석을 통해 CDM 방전 경우 소자 파괴에 이르는 미케니즘에 대해 상세히 설명하였고 충전전기의 극성에 따른 방전 특성의 차이점도 비교 분석하였다. CDM 방전에서 가장 문제가 되는 입력버퍼의 게이트 산화막 파괴문제와 관련하여 배선저항 값의 변화에 의한 영향을 검토하였고, 입력버퍼회로 보호용 NMOS 트랜지스터의 추가에 의한 방전 특성의 변화에 대해 조사하였다.