• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.12
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• pp.2892-2898
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• 2015

We propose a new Double-Independent-Gate Ambipolar Silicon-Nanowire Field Effect Transistor(DIG Ambi-SiNWFET). The proposed transistor has two types of gate such as polarity gate and control gate. The polarity gate determines the operation that the gate bias controls NMOSFET or PMOSFET. The voltage of control gate controls the current characteristic of the transistor. We investigated systematically work functions of the two gates and source/drain to operate ambipolar current-voltage characteristics using 2D device simulator. When the work functions of polarity gate, control gate and source/drain are 4.75eV, 4.5eV, and 4.8eV, respectively, it showed the obvious ambipolar characteristics.

• Journal of the Korean Institute of Telematics and Electronics
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• v.26 no.5
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• pp.52-59
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• 1989

The reliability of the thin thermal oxide was investigated by using constant current stress method. Polysilicon gate MOS capacitors with oxide thickness range of 20-25nm were used in this experiment. Automatic measurement and statistical data analysis which were essential in reliability evaluation of VLSI process preformed by HP 9000 computer. Based on TDDB results, defect density, breakdown charge (Qbd) and lifetime of oxide film were evaluated. According to the polarity of the stress, some different characteristics were shown. Defect density was 62/$cm^2$ at negative gate injection. The value of Qbd was about 30C/$cm^2$ at positive gate injection, and about 21C/$cm^2$ at negative. The current density acceleration factor was 1.43$cm^2$/A for negative gate injection, and 1.25$cm^2$/A for positive gate injection.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.8-8
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• 2010

외부전하를 감지할 수 있는 EEPROM 구조를 기반으로 한 센서를 제안하였다. 부유게이트로부터 확장된 큰 면적의 접촉부위 (CCM)는 외부전하를 고정화하도록 설계되었으며, $0.13{\mu}m$ 단일-다결정 CMOS 공정에 적합한 적층의 금속-절연체-금속 (MIM) 제어케이트구조로 구성되었다. N-채널 EEPROM의 CCW 캐패시터 영역에 양의 전압이 인가되면 제어 게이트의 문턱전압이 음의 방향으로 변화하여 드레인 전류는 증가하는 특성을 보였다. 또한 이미 충전된 외부 캐패시터가 CCW의 부유게이트의 금속영역에 직접 연결되면, 외부 캐패시터로부터 유입된 양의 전하는 n-채널 EEPROM의 드레인 전류를 증가시키지만 반면에 음의 전하는 이를 감소시켰다. 외부 전압과 전하에 의해 PMOS의 특성은 NMOS에 비교하여 반대로 나타남이 확인되었다. EEPROM 인버터의 CCW 영역에 외부전하를 연결하면 인버터의 입-출력 특성이 기준 시료에 비해 외부전하의 극성에 따라 변화하였다. 그러므로, EEPROM 인버터는 외부전하를 감지하여 부유게이트에 고정된 전하의 밀도 크기에 따라 출력을 전압으로 표현할 수 있음을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.8
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• pp.1-8
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• 2004

Experimental results are presented for gate oxide degradation, such as SILC and soft breakdown, and its effect on device parameters under negative and positive bias stress conditions using n-MOSFET's with 3 nm gate oxide. The degradation mechanisms are highly dependent on stress conditions. For negative gate voltage, both interface and oxide bulk traps are found to dominate the reliability of gate oxide. However, for positive gate voltage, the degradation becomes dominated mainly by interface trap. It was also found the trap generation in the gate oxide film is related to the breakage of Si-H bonds through the deuterium anneal and additional hydrogen anneal experiments. Statistical parameter variations as well as the “OFF” leakage current depend on both electron- and hole-trapping. Our results therefore show that Si or O bond breakage by tunneling electron and hole can be another origin of the investigated gate oxide degradation. This plausible physical explanation is based on both Anode-Hole Injection and Hydrogen-Released model.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.3
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• pp.1-1
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• 2001

2차원 소자 시뮬레이터를 사용하는 혼합모드 과도해석 방법을 제시하여, NMOS 트랜지스터를 ESD 보호용 소자로 사용하는 CMOS 칩에서의 충전소자모델(CDM) ESD 현상에 대한 분석을 시도하였다. 과도해석 결과의 분석을 통해 CDM 방전 경우 소자 파괴에 이르는 미케니즘에 대해 상세히 설명하였고 충전전기의 극성에 따른 방전 특성의 차이점도 비교 분석하였다. CDM 방전에서 가장 문제가 되는 입력버퍼의 게이트 산화막 파괴문제와 관련하여 배선저항 값의 변화에 의한 영향을 검토하였고, 입력버퍼회로 보호용 NMOS 트랜지스터의 추가에 의한 방전 특성의 변화에 대해 조사하였다.

• The Journal of the Korea institute of electronic communication sciences
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• v.11 no.2
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• pp.165-170
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• 2016

The characteristic and application of a new duality structure in the $NCV-{\mid}v_1$ > library is studied in this paper. All unitary operations on arbitrarily many qudit's n can be expressed as composition of one- and two-qudit $NCV-{\mid}v_1$ > libraries if their state vectors are eigenvectors. This research provides an extended realization from Barenco's many bits n operator(U(2n)) which is applicable to only all positive polarity statevectors to whole polarity ones. At the control gate synthesis of a unitary operator, such an enhanced expansion is possible due to their symmetric duality property in the case of using both $NCV-{\mid}v_1$ > and $NCV^{\dag}-{\mid}v_1$ > libraries which make the AND predominantly dependent cascade synthesis possible.

• Journal of the Korean Magnetics Society
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• v.5 no.4
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• pp.304-308
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• 1995

In order to measure magnetic field difference, we have constructed a fluxgate magnetometer which is based on the measurement of apparent coreci ve field strength from the magnetizing current of two sensors. 'Co-based amorphous ribbon, which has square shape of ac hysteresis loop, was used as core material. Two sensors have 315 turns of the primary and the secondary windings respectively, and core size of 2 mm wide and 30 mm long. The primary windings are connected parallel to measure external magnetic field difference and the secondary windings serieally for the averaged magnetic induction of the cores. The constructed magnetometer could measure magnetic field difference with sensitivity of $1.6{\times}10^{6}V/T$ and resolution of 1 nT at 1 Hz bandwidth.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.66-66
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• 2010

$SnO_2$ 나노선은 n-type 반도체 특성을 띄며 트랜지스터, 가스 센서, pH 센서 등 여러 분야에 걸쳐 다양하게 사용되고 있다. $SnO_2$ 나노선은 그 자체만으로 시계방향의 전기적 히스테리시스를 보이며 이것은 나노선 표면에 흡착된 물이나 산소가 발생시키는 전자 갇힘 현상이 가장 큰 원인으로 작용한다. 특히 고분자를 게이트 절연막으로 사용할 경우 게이트 절연막의 전기적 히스테리시스가 소자 특성에 영향을 미치게 되며, 고분자 절연막의 히스테리시스는 $SnO_2$ 나노선의 히스테리시스와 반대인 반시계 방향의 특성을 보인다. 고분자 내에서 발생하는 히스테리시스는 고분자 사이에 흡착된 물 분자나 고분자의 높은 극성을 가지는 작용기 등이 원인으로 작용한다. 전기적 히스테리시스는 FET소자를 구동하는데 있어 부적절한 특성으로, 이것의 원인을 이해하는 것은 중요하며 히스테리시스의 방향과 크기를 조절할 수 있는 기술 또한 중요하다. 본 연구에서는 폴리이미드(PMDA-ODA)를 게이트 절연막으로 사용하여 플렉시블 기판을 만들고 그 위에 $SnO_2$ 나노선을 슬라이딩 전이 방식으로 정렬하여 플렉시블 FET를 제작하였다. 제작된 소자는 $0.7cm\;{\times}\;0.7cm$ 넓이 안에 300개의 FET가 존재하며 SEM 이미지를 통해 넓이 $50{\mu}m$, 길이 $5{\mu}m$의 FET채널에 약 150개의 나노선이 연결되어 있는 것을 확인했다. 이 소자의 히스테리시스는 폴리이미드의 교차결합 정도에 따라, 그리고 폴리이미드 절연막을 제작할 때의 습도에 따라 변하게 된다. 교차결합이 많아지고 습도가 낮아질수록 폴리이미드 절연막 내부에 흡착되는 물분자가 줄어들게 되고 절연막의 히스테리시스가 사라지며 시계방향의 나노선 히스테리시스가 지배적이 된다. 반대로 교차결합이 줄어들고 습도가 높아질수록 폴리이미드 절연막 내부에 물분자가 늘어 나면서 시계반대방향의 폴리이미드 히스테리시스가 FET의 전기적 특성에서 눈에 띄게 나타난다. 이 실험을 통해 고분자 절연막을 사용한 $SnO_2$ 나노선 FET의 전기적 히스테리시스를 조절할 수 있었으며, 소자의 히스테리시스를 없앨 수 있는 가능성에 대해서 논하고자 한다.

• Proceedings of the KIEE Conference
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• 1995.11a
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• pp.312-315
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• 1995

The base/gate drive suppression method proposed by Joshi and Bose is that which detects the output current polarity of the leg and, according to the polarity, suppresses the base/gate drive of one of the ore switching devices of the leg. This method has the merit that it does not have the conventional dead time problem, reduces the power loss of the driving circuit and others. But this method has difficulty in implementation. In this paper, a new base/gate drive suppression method by detecting not the output current polarity but the output voltage polarity is proposed. The proposed method is easier to implement than Joshi and Bose's method.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.3
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• pp.155-165
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• 2001

By suggesting a mixed-mode transient simulation method utilizing a 2-dimensional device simulator, we have analyzed CDM ESD Phenomena in CMOS chips, which utilize NMOS transistors as ESD protection devices. By analyzing the simulation results, the mechanisms leading to device failures in CDM discharge and the differences in discharge characteristics with different polarities of stored charges have been explained in detail. The effects of changes in interconnection resistance values on the gate-oxide failure at input buffers, which is the most serious problem in CDM discharge, have been examined. Also improvements in discharge characteristics with addition of the NMOS transistor for input-buffer protection have been examined.