• 한국전기화학회:학술대회논문집
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• 2000.10a
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• pp.20-20
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• 2000

• Proceedings of the Korean Vacuum Society Conference
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• 2004.02a
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• pp.76-76
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• 2004

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.30-30
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• 2018

스마트 도금공장을 구축하기 위해서는 도금액 내부의 화학 물질 농도 변화를 측정할 수 있는 화학 센서 기술이 필수적으로 요구된다. 와트욕은 대표적인 고속 니켈 도금액 중 하나로 기본적으로 황산니켈, 염화니켈, 보릭산의 염과 함께 케리어(type-1 광택제), 광택제(type 2-광택제), 응력 제어제 등의 유기 첨가제로 구성되어 있다. 이러한 유기 첨가제는 전차된 니켈층의 두께 균일도, 조도, 미세 구조, 내부 응력 등 다양한 특성을 제어하며, 정밀한 농도 관리가 필수적으로 요구되나, 분석 기술의 부재로 인하여 지금까지도 대부분의 액관리는 할셀법이나 작업자의 경험에 의존하고 있다. Cyclic voltammetry stripping(CVS) 방법은 전기화학 분석 과정에서 나타나는 첨가제의 가속, 감속 특성 등과 여기에 수반되는 stripping peak의 변화를 이용하여 개별 첨가제의 농도를 측정하는 방법이며, 지금까지 인쇄회로기판의 비아필 공정, 전해 동박 제조, 반도체 배선 등 구리도금 산업 전반에 걸쳐 첨가제 관리에 효과적으로 적용되고 있다. 그러나 수소 발생으로 인한 stripping 효율 문제로 인하여 니켈, 주석, 아연 등 표준 환원 전위가 높은 금속 도금액 내부 첨가제 농도 측정은 아직 어려운 상황이다. 본 연구에서는 이 문제를 극복하기 위해 염소를 과량 첨가한 구리 도금액을 CVS 분석의 base 용액으로 이용하여 니켈 도금액 내부 여러 광택제 (polyetylene glycol(PEG) 계열, thiourea 계열, 2-butyne-1,4-diol 등) 농도를 측정하는 법을 제시하였다. 제시된 방법은 CVS 분석 과정에서 구리-염소 사이의 상호 작용으로 인해 생성되는 3가지 stripping peak의 상대적인 크기 변화가 첨가제 농도에 따라 영향을 받는다는 사실에 기반하였다. 본 연구에서는 여기에 관한 원인에 대해 고찰하였으며, 제시된 방법을 통해 광택제 계열 첨가제 농도 측정을 선택적으로 할 수 있다는 것을 증명하였다.

• Journal of the Microelectronics and Packaging Society
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• v.25 no.3
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• pp.61-66
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• 2018

This research scrutinizes the self-annealing characteristics of copper used to metal interconnection for application of DRAM fabrication process. As the time goes after the copper deposited, the grain of copper is growing. It is called self-annealing. We use the electroplating method for copper deposition and estimate two kinds of electroplating chemicals having different organic additives. As the time of self-annealing is elapsed, sheet resistance decreases with logarithmic dependence of time and is finally saturated. The improvement of sheet resistance is approximately 20%. The saturation time of experimental sample is shorter than that of reference sample. We can find that self-annealing is highly efficient in grain growth of copper through the measurement of TEM analysis. The structure of copper grain is similar to the bamboo type useful for current flow. The results of thermal excursion characteristics show that the reliability of self-annealed sample is better than that of sample annealed at higher temperature. The self-annealed sample is not contained in hillock. The self-annealed samples grow until $2{\mu}m$ and develop in [100] direction more favorable for reliability.

• Proceedings of the KIEE Conference
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• 2001.07c
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• pp.1918-1920
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• 2001

초소형 히트파이프는 고집적 반도체 소자에서 발생되는 열을 효과적으로 소산하기 위한 열교환 장치이다. 초소형 히트파이프는 작동유체가 상 변화 잠열을 이용한 칩 레벨의 냉각 장치이다. 작동유체는 진공으로 밀봉된 공간내에서 외부 동력 없이 모세관력에 의하여 이동한다. 본 논문에서는 실리콘보다 열전도도가 우수하여 발생되는 열을 더욱 빠르게 소산시킬 수 있는 구리 모재의 초소형 히트파이프를 제작한다. 특히, 모세관력은 히트파이프의 성능을 좌우하는 요소이다. 모세관력 향상을 위해서 구리 전기도금으로 이용하여 홈(groove)부분을 제작한다. 윅(wick) 제작, 구리판 접합, 작동유체 충전등으로 초소형 히트파이프를 제작한 후, 성능 실험한 결과를 보여준다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2003.07a
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• pp.408-411
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• 2003

최근 활발하게 연구가 진행되고 있는 마이크로 인덕터는 자기 데이터 저장을 위한 헤드, 자기장 센서, 마이크로 변압기와 휴대폰의 수동 소자와 같은 다양한 분야에 이용되고 있다. 마이크로 인덕터를 제작하기 위해 UV-LIGA 공정을 개발하였다. 도금 공정을 이용하여 마이크로 인덕터의 철심과 구리선 제작하였다. 도금 공정을 위해 필요한 마이크로 몰드는 여러 종류의 thick photoresist를 이용하여 저응력 공정으로 제작하였다. 도금 공정을 이용하여 toroid형 마이크로 인덕터를 제작하였다. 도금 공정에서 발생 할 수 있는 응력을 최소화할 수 있는 공정을 개발하였다.

• Proceedings of the KIEE Conference
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• 2005.07c
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• pp.2380-2382
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• 2005

UV-LIGA 공정을 이용하여 3차원 마이크로 인덕터 제작 기술에 관하여 연구하였다. 마이크로 인덕터의 코일, 비아(via), 코어(core)의 Multi-layer 제작을 위해 UV-LIGA 공정을 이용하였으며, 전해도금(electro plating)을 위한 씨올기(seed layer)로서는 e-beam evaporator를 이용하여 금속을 증착하였다. 3차원 마이크로 인덕터의 도금 방법으로는 전해도금을 사용하였으며, 코일과 비아 부분은 구리(Cu) 전해도금, 코어 부분은 니켈(Ni)과 철(Fe)의 합금인 퍼멀로이(Ni/Fe) 전해도금을 하였다. 3차원 마이크로 인덕터의 샘플크기로는 코어의 폭은 $300{\mu}m$, 전체 길이는 9.2mm, 두께는 $20{\mu}m$의 구조로 제작되었으며, 코일 부분은 폭이 $40{\mu}m$, 두께는 $30{\mu}m$이며, 코일턴 수는 70회의 구조로 제작하였다.

• Journal of the Microelectronics and Packaging Society
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• v.15 no.2
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• pp.29-36
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• 2008

In this paper, mechanical reliability issues of copper through-wafer interconnections are investigated numerically and experimentally. A hermetic wafer level packaging for MEMS devices is developed. Au-Sn eutectic bonding technology is used to achieve hermetic sealing, and the vertical through-hole via filled with electroplated copper for the electrical connection is also used. The MEMS package has the size of $1mm{\times}1mm{\times}700{\mu}m$. The robustness of the package is confirmed by several reliability tests. Several factors which could induce via hole cracking failure are investigated such as thermal expansion mismatch, via etch profile, and copper diffusion phenomenon. Alternative electroplating process is suggested for preventing Cu diffusion and increasing the adhesion performance of the electroplating process. After implementing several improvements, reliability tests were performed, and via hole cracking as well as significant changes in the shear strength were not observed. Helium leak testing indicated that the leak rate of the package meets the requirements of MIL-STD-883F specification.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.338-339
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• 2008

현재 PCB (Printed circuit board) 산업은 디스플레이, 모바일 시장의 수요 증가로 인해 활성화 되면서 다앙한 분야로 확대 되어가고 있다. 전자기기의 직접화, 고속파, 사용 주파수 영역의 증가로 인해 수십 GHz 영역에서도 활용이 가능한 소재 및 기판의 필요성이 대두되어 지고 있어 이에 대응할 수 있는 소재 개발도 다양해지고 있다. 본 논문에서는 GHz 영역에서 인쇄회로기판의 회로형태가 특성에 미치는 영향에 대해 연구하였다. 이를위해 패턴도금법과 에칭법으로 회로를 형성하였다. 패턴도금법으로 형성된 시편은 무전해 구리도금 공정을 거친 후 감광성 필름을 이용하여 전해 도금방법을 패턴을 형성하여 회로를 구현하였고, 에칭 패턴 시편은 FR4를 이용하여 동박접합과 도금 공정 후 마스크 패턴을 사용하여 노광, 현상, 에칭 공정을 거쳐 회로를 구성하였다. GHz영역에서 Transmission Line 특성을 분석하였으며 구리 패턴과 절연체사이의 계면형태가 특성에 영향을 주는 것을 확인할 수 있었다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2002.11a
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• pp.67-67
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• 2002

패키지 기술의 개발은 저비용, 고성능, 높은 패키징 효율의 추세로 가고 있다. 이러한 추세에 따라 기판재료의 개발 및 구조의 변형이 요구된다. 패키지의 한 형태인 MCM(Multi-Chip Module)에 연성기판을 사용할 경우 fine pattern이 가능하고 부피가 작기 때문에 패키지의 효율이 좋고 또한 reel to reel process에 적용이 가능하기 때문에 대량생산의 이점을 가지고 있다. 연성기판은 좋은 전기적 특성을 가진 polyimide와 구리 층으로 구성된다. 그러나 polyimide와 구리 계층 사이에 약한 접착력과 구리로의 polyamic acid의 diffusion, 다층 기판의 제조의 어려움 등의 문제점을 남겨두고 있다. 본 연구는 일반적인 polyimide/copper가 구조가 가지고 있는 문제점을 해결하고 구리 패턴을 제작하기 위해 에칭을 쓰는 것을 배제함으로 fine pattern을 이루어 내었으며 전기도금으로 완전하게 채워진 pluged via을 사용함으로 각층간의 연결에 신뢰성을 부여하였다. 또한, 연성기판의 구조적인 문제점인 해결하여 다층 연성기판을 제조하려고 한다.