• 한국정보통신학회논문지
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• 제20권2호
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• pp.327-334
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 변환양자화기 하드웨어 구조를 제안한다. HEVC 변환기는 율-왜곡 비용을 비교하여 최적의 변환모드를 결정하지만 율-왜곡 비용은 변환과, 양자화, 역양자화 그리고 역변환을 통해 계산된 왜곡 값과 비트 량으로 결정된다. 따라서 상당히 많은 연산량과 소요시간이 필요하기 때문에 고해상도/고화질의 영상을 실시간으로 처리하는데 어려움이 따른다. 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환모드를 결정하는 방법을 제안한다. 성능 평가 지표는 BD-PSNR과 BD-Bitrate를 사용하였으며, 실험 결과를 토대로 영상의 화질에서 큰 변화 없이 신속하게 모드를 결정할 수 있음을 확인하였다. 제안하는 하드웨어 구조는 변환모드에 따라 다른 값을 동일한 출력에 할당하고 곱셈 계수가 최대한 중복되도록 구성하여 하드웨어 면적을 감소시키고 연속적인 파이프라인 동작으로 구현함으로써 성능을 높였으며, 기존의 제안된 논문에서 사용한 공정 대비 더 큰 공정을 사용한 것을 감안하여 면적은 1/2배 감소, 성능은 2.3배 증가하였다.

• 한국통신학회논문지
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• 제30권7C호
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• pp.647-657
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• 2005

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 1024$\times$1024 크기의 타일 (Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 0.35$\mu$m CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따각 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.

• 한국통신학회논문지
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• 제30권4A호
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• pp.336-344
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• 2005

이산 웨이블렛 변환(Discrete Wavelet Transform)은 블록효과가 없고 특정시간의 주파수 특징을 잘 표현하여 MPEG4나 JPEG2000의 표준안으로 채택되는 등 많은 응용분야에서 이용되는 변환 방법이다. 본 논문에서는 저 전력, 저 비용 DWT 필터 설계를 위한 두 채널 QMF(Quadracture Mirror Filter) PR(Perfect Reconstruction) 래티스 필터에 대한 비트 시리얼 구조를 제안하였다. 제안된 필터(필터 길이 = 8)는 4개의 래티스로 구성되었으며, 각 단 고정계수의 양자화 비트를 PSNR(peak-signal-to-noise ratio) 분석을 통하여 결정하였고 그에 따른 효율적인 비트 시리얼 곱셈기 구조를 제안하였다. 각 계수는 CSD(Canonic Signed Digit) 인코딩 방법을 이용하여 `0'이 아닌 비트의 수를 최소화함으로써 복잡도를 개선하였다. 제안된 DWT구조는 휴면기간 동안 하위레벨을 처리하는 폴딩(folding) 구조이고 이에 대한 효율적인 스케줄링 방법이 제안되었으며 최소의 하드웨어(플립 플롭, 전가산기)만으로 구현이 가능하다. 제안된 구조는 VerilogHDL로 설계되어 검증되었으며 Hynix 0.35$\mu$m표준셀 라이브러리를 사용하여 합성한 결과, 최대 동작주파수는 200 MHz이며 16클록의 레이턴시(Latency)와 약 175Mbps의 성능을 보였다.

• 전자공학회논문지SC
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• 제49권4호
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• pp.17-22
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• 2012

컨벌루션 기법은 디지털 영상처리 분야에서 블러링(blurring), 샤프닝(sharpening), 에지 검출(edge detection), 잡음 제거(noise reduction)등 다양한 목적을 위해 사용되고 있으며, 상황에 따라 다양한 필터 마스크 값을 가지고 적용된다. 본 논문은 영상처리에서 다양하게 응용되는 컨벌루션 영상처리 기법을 2차원 Look-Up Table(LUT)와 필터의 중첩영역 버퍼링 기법을 통하여, 이의 영상처리 속도를 고속화하는 방법을 제안한다. 첫째, 사전에 필터의 마스크 값과 영상 화소 값의 곱셈 연산 결과값을 2차원 LUT에 저장하여, 연산에 대한 결과를 참고 하였다. 둘째, 대부분의 컨벌루션 필터가 가지는 필터 대칭성 특징에 의해 연산이 중복 수행되는 부분을 효율적으로 연산하기 위해, 중첩영역 처리 결과를 버퍼 공간에 임시 저장하고, 다음 연산에서 사용할 때 버퍼의 값을 가져오는 방식으로 중첩 영역의 불필요한 반복 연산을 최소화한다. 제안하는 알고리즘은 실시간 처리를 필요로 하는 PC환경과 제한된 컴퓨팅 자원을 가지는 임베디드 시스템 환경에서 연산량을 최소화함으로써 기존 컨벌루션 알고리즘 보다 고속화된 성능 결과를 확인할 수 있었다.

• 전기전자학회논문지
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• 제19권4호
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• pp.596-602
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• 2015

본 논문에서는 HEVC와 VP9 겸용의 통합 역변환기를 설계하였다. 제안하는 아키텍처는 $4{\times}4$부터 $32{\times}32$ 크기의 HEVC IDCT, $4{\times}4$ 크기의 HEVC IDST, $4{\times}4$부터 $32{\times}32$ 크기의 VP9 IDCT, $4{\times}4$부터 $16{\times}16$ 크기의 VP9 IADST, $4{\times}4$ 크기의 IWHT까지 모든 모드의 계수 변환을 통합 역변환기에서 처리가 가능하다. HEVC와 VP9의 IDCT는 계수의 스케일만 다를 뿐 동일한 연산을 사용하며, HEVC의 $4{\times}4$ IDST와 VP9 $4{\times}4$ IADST 또한 계수의 스케일만 다를 뿐 동일한 연산을 사용한다. 더욱이 HEVC IDCT, VP9 IDCT, VP9 IADST 또한 상위 수준 IDCT의 서브셋이다. 제안하는 아키텍처는 연산이 같은 경우 곱셈기를 재사용하고 계수가 다를 경우에도 덧셈기 및 버터플라이 구조등을 최대한 공유함으로써 하드웨어의 크기를 크게 줄였다. 0.18 um 공정에서 합성했을 때 게이트 수가 456,442 게이트로 기존 아키텍처 대비 22.6% 감소하였다.

• 한국통신학회논문지
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• 제22권4호
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• pp.637-637
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• 1997

본 논문에서는 MPEG-4 비데오 VB(verification model)에서 입력 영상의 크기 변환을 위하여 제시한 포멧 변화필터보다 하드웨어 구현시 더 유리한 필터를 제안한다. 제안된 필터는 각 계수가 MSD(minimal signed digit)로 표현되었을 때 0이 아닌 자리수가 두 개 이하가 되도록 설계하였으며 입력과 필터 계수와의 곱을 하나의 덧셈기만으로 구현할 수 있어서 일반적인 필터에서와 같이 정수 곱셈기나 CSA(carry save adder)를 사용하는 경우보다 복잡도나 속도 면에서 더 유리하다. MPEG 비데오 VM에서 제시한 필터는 2:1, 4:1, 5:3, 5:6 변화 등 모두 여섯가지인데 이들 중 매우 간단한 필터 하나를 제외한 나머지 필터에 대하여 모두 각 계수가 0이 아닌 자리수가 두개 이하가 되도록 설계를 하고 이들을 MPEG에서 제시한 필터들과 비교하였다. 필터링 성능 비교 방법은 사인파를 입력으로 하여 출력과 참값을 비교하는 간접적인 방법과, 영상을 높은 정밀도 계산으로 높은 탭수의 필터를 통과시켜 얻은 결과를 원영상으로 하여 제안된 필터와 MPEG에서 제시된 필터를 통과한 영상들을 PSNR로 비교하는 방법을 사용하였다. 결국, 본 논문에서 제시된 포맷 변환 필터들은 하드웨어 구현이 매우 간단하고 속도가 빠르면서도 필터링된 영상의 화질 면에서는 MPEG에서 제시한 필터와 거의 같음을 알 수 있다.

• 한국전자통신학회논문지
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• 제13권4호
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• pp.819-826
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• 2018

일반화된 해밍무게는 선형부호의 중요한 파라미터의 하나로써 암호시스템에 적용할 때 부호의 성능을 결정한다. 그리고 격자도를 이용하여 블록부호를 연판정으로 복호할 때 구현에 필요한 상태복잡도를 평가하는 척도가 되기도 함으로써 그 중요성이 한층 부각되고 있다. 특별히 삼항다항식을 기반으로 하는 유한체 상의 비트-병렬 곱셈기에 대한 연구가 진행되어왔다. 셀룰라오토마타(Cellular Automata, 이하 CA)는 국소적 상호작용에 의해 상태가 동시에 업데이트되는 성질이 있어서 LFSR보다 랜덤성이 우수하다. 본 논문에서는 효과적인 암호시스템 설계에 있어 중요한 요소 중 하나인 의사난수열 생성기의 효과적 합성에 관하여 다룬다. 먼저 간단한 90/150 전이규칙 블록의 특성 다항식의 성질을 분석하고, 이 규칙블록을 이용하여 삼항다항식 $x^2^n+x^{2^n-1}+1$($n{\geq}2$)에 대응하는 가역 90/150 CA와 $2^n$차 최대무게다항식에 대응하는 90/150 가역 CA(RCA)의 합성알고리즘을 제안한다.

• 한국통신학회논문지
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• 제22권12호
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• pp.2714-2726
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• 1997

본 논문은 디지탈 의료 영상을 효과적으로 무손실 압축하기 위한 적용적 심볼 교환에 기반을 둔 새로운 부호화 방법을 제안한다. 제안하는 알고리즘은 먼저 원영상에 차분 규칙 또는 적용 예측기를 적용하여 차분 영상값을 구하며, 이러한 차분 영상값에 대한 개별 context를 결정한다. 다음 단계에서 context하에서 현재 부호화될 차분 영상값과 모델 템플리트상의 차분 영상값들 사이의 극성 일치를 갖는 심볼의 추정을 기반으로 한 적응적인 심볼 교환 과정을 적용하여 예측 심볼을 얻는다. 예측 심볼은 부호화 될 차분 영상값에 대해 가장 빈번하게 발생하리라고 예측되는 심볼을 가리키며, 예측 심볼이 차분 영상값과 동일할 때 부호화 효율이 높게 유지된다. 마지막 부호화 단계에서 이진 적응 산술 부호기는 특정 context가 주어진 차분 영상값의 예측 여부를 판단하는 이진 판단 트리를 사용하여 차분 영상값을 부호화 한다. 차분 영상값 예측 적중율 향상을 통하여 제안된 알고리즘의 부호화 효율은 ISO JPEG 무손실 예측기를 산술 부호기에 적용한 경우보다 약 33% 정도 높아지고, 차분 예측기 또는 적용 예측기를 산술 부호기에 적용한 경우에 비해 약 23% 정도 높아짐을 알 수 있다. 제안된 부호화 방법은 단위 구간 부분할시 곱셈 연산이 아닌 덧셈 연산을 사용하기 때문에 부호기의 복잡성이 낮고 다중 비트 공간의 영상을 이진 공간 열로 분할하지 않고 바로 다중 비트 의료 영상을 부호기에 적용 할 수 있기 때문에 의료 PACS의 영상 압축부에서 사용될 수 있다.

• 한국초등수학교육학회지
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• 제7권1호
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• pp.45-64
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• 2003

1차부터 7차까지의 초등학교 수학 교과서에 나타난 약수와 배수의 지도 방법을 교수학적 변환론의 관점에서 비교-분석하였다. 1, 2차 교과서에서는 약수와 배수를 별도의 단원으로 구성하지 않고, 분수의 덧셈과 뺄셈, 곱셈을 주요 내용으로 하는 단원에서 분수의 통분과 약분 지도 내용 속에 포함시켜 약수와 배수를 지도하고 있다. 3, 4차 교과서에서는 새 수학 운동의 영향을 받아 약수와 배수가 분수의 내용과 독립되어 하나의 단원으로 설정되었고, 수 영역에 집합의 개념을 도입하여 수체제를 확립하면서 집합의 내용과 함께 다루어졌다. 5, 6, 7차 교과서에서는 약수와 배수가 분수 내용뿐만 아니라 집합의 내용과도 분리되어 지도되기 시작하였고, 특히, 7차 교과서에서는 학습자의 활동 자체를 통한 이해가 매우 강조되고 있다. 약수와 배수에 대한 지도 방법은 교과서 개편을 거듭하는 동안 수학적 체계를 갖추 기 위해 학습 요소의 정돈이 이루어졌고, 교수학적 변환 역시 교과서가 개편됨에 따라 점차 체계적인 형태를 갖추게 되었다.

• 한국정보통신학회논문지
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• 제17권5호
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• pp.1203-1212
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• 2013

본 논문에서는 HEVC 복호기내 화면내 예측의 연산 복잡도를 감소시키기 위해 공유 연산기, 공통 연산기, 고속 smoothing 결정 알고리즘, 고속 필터계수 생성 알고리즘을 적용한 하드웨어 구조를 제안한다. 공유 연산기는 공통수식을 공유하여 smoothing 과정의 연산 중복성을 제거하고, DC모드의 평균값을 미리 계산하여 수행 사이클 수를 감소시킨다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 고속 smoothing 결정 알고리즘은 비트 비교기만을 사용하고, 고속 필터계수 생성 알고리즘은 곱셈연산 대신 LUT를 사용하여 연산 개수, 하드웨어 면적과 처리 시간을 감소시킨다. 또한 제안하는 구조는 2개의 공유 연산기와 8개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 구조를 TSMC 0.13um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 40.5k, 최대 동작 주파수는 164MHz이다. HEVC 참조 소프트웨어 HM 7.1에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 93.7% 감소하였다.