• 한국정보통신학회논문지
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• 제10권9호
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• pp.1727-1736
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• 2006

지능 시스템에서 고속으로 퍼지 데이터를 처리하기 위해서, 퍼지 제어시스템이 해결해야 할 중요한 문제점들 중의 하나는 퍼지 추론 및 비퍼지화 단계에서 수행속도를 개선하는 것이다. 이를 위해서는, 특히 후건부의 연산 및 비퍼지화 단계에서 고속 연산이 이루어져야 한다. 따라서 본 논문에서는 지능 시스템을 위한 퍼지 제어기의 속도향상을 위해 후건부 및 비 퍼지화 단계에서 [0, 1]의 실수 연산을 하지 않고, 퍼지 소속함수의 실수 값을 정수형 격자에 매핑 시켜 곱셈, 나눗셈이 필요 없는 정수형 덧셈을 고속으로 수행할 수 있는 알고리듬을 제안하고, truck backer-upper 제어 시스템에 적용하여 기존의 방법보다 매우 빠른 실시간 고속 퍼지 시스템을 보여준다. 본 논문에서 제안한 시스템은 로봇의 팔 움직임 제어 와 같은 실시간 고속 지능 시스템에 잘 활용될 수 있다.

• 한국인터넷방송통신학회논문지
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• 제19권3호
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• pp.165-171
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• 2019

컴퓨터 구조의 연구 결과, 특정 영역의 하드웨어를 개발하는 과정에서 가격 대 에너지 성능의 획기적인 개선이 이뤄진다고 알려져 있다. 본 논문은 인공신경망(NN)의 추론을 가속화시킬 수 있는 텐서 처리부(TPU) ASIC에 대한 분석을 수행하였다. 텐서 처리부의 핵심장치는 고속의 연산이 가능한 MAC 행렬곱셈기와 소프트웨어로 관리되는 온칩 메모리이다. 텐서 처리부의 실행모델은 기존의 CPU와 GPU의 실행모델보다 인공신경망의 반응시간 요구사항을 제대로 충족시킬 수 있으며, 수많은 MAC과 큰 메모리를 장착함에도 불구하고 면적이 작고 전력 소비가 낮다. 텐서플로우 벤치마크 프레임워크에 대하여 텐서 처리부를 활용함으로써, CPU 또는 GPU보다 높은 성능과 전력 효율을 나타낼 수가 있다. 본 논문에서는 텐서 처리부를 분석하고, 파이썬을 이용하여 모델링한 OpenTPU에 대하여 모의실행을 하였으며, 그 핵심장치인 행렬 곱셈부에 대한 합성을 시행하였다.

• 한국초등수학교육학회지
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• 제22권4호
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• pp.385-403
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• 2018

분수 나눗셈의 여러 맥락 중 등분제와 카테시안 곱의 역 맥락에서는 제수의 역수 곱하기 알고리즘이 자연스럽게 유도된다. 그러므로 제수의 역수 곱하기 알고리즘을 분수 나눗셈의 통합 알고리즘으로 지도하고자 할 때 특히 이슈가 되는 것은 포함제 맥락이다. 이 논문에서는 포함제 맥락에서 $1{\div}$(제수)를 매개로 하는 방법이 지닌 잠재력 및 그 기반을 분석하고, 이 방법을 제수의 역수 곱하기 알고리즘을 분수 나눗셈의 통합 알고리즘으로 지도하려 할 때 고려할 수 있는 한 대안으로 제안한다. 포함제 맥락에서 $1{\div}$(제수)를 매개로 하여 제수의 역수 곱하기 알고리즘을 유도하는 방법은 다음과 같은 특징을 지니고 있다. 첫째, 포함제 맥락에서 맥락과의 연결성을 유지한 채로 제수의 역수 곱하기 알고리즘을 유도할 수 있다. 둘째, 다른 맥락들에서와 마찬가지로, 제수와 1의 곱셈적 관계에 주목한다. 셋째, 다른 맥락들에서와 마찬가지로, 제수와 1의 곱셈적 관계를 1/제수의 분모을 징검다리로 삼는 추론과 제수의 분자를 징검다리로 삼는 두 가지 추론으로 파악한다. 이러한 특징은 이 방법이 제수의 역수 곱하기 알고리즘을 분수 나눗셈의 공통 구조를 담고 있는 통합 알고리즘으로 다루는 데 기여할 수 있음을 시사한다. 한편, 이 방법은 양분수의 이중적 의미와 배의 합성을 그 기반으로 한다. 분수 나눗셈의 통합적 이해를 지향하는 교재 개발 및 수업 연구에서는 이 기반의 형성에 유의할 필요가 있다.

• 한국수학교육학회지시리즈E:수학교육논문집
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• 제24권2호
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• pp.345-363
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• 2010

본 연구는 비례 개념을 배우지 않은 초등학생들이 가지고 있는 비형식적 지식을 조사 분석하여, 비례 개념 지도에 대한 시사점을 얻는데 목적이 있다. 이 연구를 위해 정비례, 반비례에 관한 선행학습을 하지 않은 6학년 학생 117명을 연구대상으로 본 연구에서 개발한 정비례 7문항, 반비례 4문항을 이용하여 조사 연구를 시행하였다. 또 학생들이 문제를 해결하는 과정에서 보인 비례에 관한 비형식적 지식을 심층적으로 알아보기 위하여 문제해결 전략별로 9명의 학생들을 선정한 후 면담을 시행하였다. 연구 결과, 학교에서 정비례, 반비례 개념을 배우지 않은 6학년 학생들은 정비례 문제와 반비례 문제를 해결할 때 곱셈추론전략, 비례추론 전략, 한 단위 전략 등을 사용하여 해결하였다. 학생들이 비례에 관한 비형식적 지식을 적극 활용한다는 사실은 이를 형식화하여 의미 있는 비례 개념 지도가 가능하다는 것을 시사한다.

• 전자공학회논문지CI
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• 제43권2호
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• pp.52-62
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• 2006

지능 기스템에 사용되는 퍼지 데이터를 고속으로 처리하기 위한 퍼지 제어시스템의 중요한 문제점들 중의 하나는 퍼지 추론 및 비퍼지화 단계에서의 수행속도의 개선이다. 특히 후건부의 계산 및 비퍼지화 단계에서의 고속 연산이 더욱 더 중요하다. 따라서 본 논문에서는 지능 시스템을 위한 퍼지 제어기의 속도향상을 위해 후건부 및 비퍼지화 단계에서 [0,1]의 실수 연산을 하지 않고, 퍼지 소속함수의 값을 정수형 격자 $(400{\times}30)$에 매핑시켜 고속의 정수 덧셈 연산만으로 수행할 수 있는 알고리듬 및 비퍼지화 단계에서 곱셈이 필요 없는 새로운 알고리듬을 제안하고, truck backer-upper 제어시스템에 적용하여 기존의 방법보다 매우 빠른 실시간 고속 퍼지 시스템을 보여준다. 본 논문에서 제안한 시스템은 로봇의 팔 움직임 제어와 같은 실시간 고속 지능 시스템에 잘 활용될 수 있다.

• 한국과학교육학회지
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• 제34권4호
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• pp.335-347
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• 2014

관찰과 측정을 기본으로 하는 과학의 교과에서 "크기(size)"와 그를 나타내는 "척도(scale)"는 물질의 물리적 속성과 과학적 현상을 이해하도록 돕는 중요한 개념이다. 또한, 사물의 수, 크기나 양을 어림잡거나 그것을 정확하게 표현하는 것은 수학에서 수의 개념 형성과 발달, 표현법의 습득, 나아가서는 연산에 관한 사고로의 발전과 관련되어있는 문제라고 볼 수 있어 "크기와 척도" 개념은 수학과 과학의 기본이며 동시에 두 교과를 연결하는 개념이다. 일반적으로 "크기와 척도"는 쉬운 개념이라 생각되지만, 실제 학생들은 물질의 크기를 제대로 이해하지 못하거나 척도로 나타내는 것을 어려워하는 것을 알 수 있다. 이는 단지 물질의 크기를 정확히 알지 못하는 정확성에 관한 오류로만 그치는 것이 아니라 종종 연관된 개념을 추론하거나 개념을 확장해 과학의 현상을 이해하는 과정에서의 어려움으로 이어진다. 이와 관련해 수와 연산에 관한 개념이해와 학습의 어려움에 관한 수학교육분야의 연구는 다양하게 진행되었지만, 과학교육분야에서의 연구는 많지 않았다. 본 연구에서는 "크기와 척도"에 관한 학생들의 사고를 더 잘 이해하고 과학 학습의 어려움에 관한 원인을 분석하기 위해 수학적 구조분석을 적용하였다. 수학교육에서 설명한 수 개념의 발달에 따른 사고유형(덧셈이전의 사고, 덧셈적 사고-additive reasoning, 곱셈적 사고-multiplicative reasoning)을 적용하여 7단계의 수학적 구조를 만들고 이를 이용하여 "크기와 척도"와 관련된 과제를 수행한 학생들의 인터뷰 데이터를 체계적으로 분석하였다. 수학적 구조를 바탕으로 한 개념 틀은 다양한 학생들의 사고를 분석하는 기준이 되었고, 또한 학생들이 겪는 개념이해의 어려움을 해석하는 도구가 되었다. 수 개념의 발달에 맞춘 수학적 사고구조를 적용한 분석은 학생들의 개념 유형의 구분을 명확히 하였고 설명이 모호했던 전환 단계(transition stage) 유형을 밝혀내어 수업에서 고려되어야 할 점들을 구체적으로 드러내었다. 이는 수학과 과학, 두 교과 간의 틈을 줄일 뿐 아니라 연결점을 찾아 학생들의 개념이해와 어려움의 원인을 분석하는데 폭넓은 시각을 제공한다는 점에서 최근 많은 관심을 받고 있는 STEM 혹은 수학과 과학의 융합 수업을 위한 소재로의 가능성을 제시해준다.

• 한국정보통신학회논문지
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• 제25권11호
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• pp.1627-1634
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• 2021

본 논문은 저전력 뉴럴 네트워크 가속기 SOC를 위한 아날로그 Convolution Filter용 저전력 초소형 ADC 회로 및 칩 설계 기술을 소개한다. 대부분의 딥러닝의 학습과 추론을 할 수 있는 Convolution neural network accelerator는 디지털회로로 구현되고 있다. 이들은 수많은 곱셈기 및 덧셈기를 병렬 구조로 구현하며, 기존의 복잡한 곱셉기와 덧셈기의 디지털 구현 방식은 높은 전력소모와 큰 면적을 요구하는 문제점을 가지고 있다. 이 한계점을 극복하고자 본 연구는 디지털 Convolution filter circuit을 Analog multiplier와 Accumulator, ADC로 구성된 Analog Convolution Filter로 대체한다. 본 논문에서는 최소의 칩면적와 전력소모로 Analog Accumulator의 아날로그 결과 신호를 디지털 Feature 데이터로 변환하는 8-bit SAR ADC를 제안한다. 제안하는 ADC는 Capacitor Array의 모든 Capacitor branch에 Split capacitor를 삽입하여 모든 branch의 Capacitor 크기가 균등하게 Unit capacitor가 되도록 설계하여 칩면적을 최소화 한다. 또한 초소형 unit capacitor의 Voltage-dependent capacitance variation 문제점을 제거하기 Flipped Dual-Capacitor 회로를 제안한다. 제안하는 ADC를 TSMC CMOS 65nm 공정을 이용하여 설계하였으며, 전체 chip size는 1355.7㎛², Power consumption은 2.6㎼, SNDR은 44.19dB, ENOB는 7.04bit의 성능을 달성하였다.