• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (1)
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• pp.709-711
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• 2001

본 논문에서는 유한 확대 체 GF($^{m}$ )상에서 셀룰라 오토마타를 이용한 곱셈기 구조를 제안한다. 제안된 구조는 기약 다항식으로 AOP(All One Polynomial)의 특성을 사용하고 LSB방식으로 곱셈 연산을 수행한다. 제안된 곱셈기는 지연시간으로 m+1을 갖는 임계경로로는 1- $D_{AND}$+1- $D_{XOR}$를 갖는다. 특히 구조가 정규성, 모듈성, 병렬성을 가지기 때문에 VLSI구현에 효율적이다.적이다.

• 한국컴퓨터정보학회논문지
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• 제25권1호
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• pp.37-43
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• 2020

본 논문에서는 유한체상의 SPB(shifted polynomial basis)를 사용한 효율적인 AB² 곱셈 알고리즘을 제안한다. SPB의 특징을 이용하여, AB² 곱셈을 위한 수식을 두 부분으로 분할하였다. 분할된 두 수식은 동시에 실행가능하며, 이를 병렬로 처리하는 알고리즘을 도출하였다. 그리고 제안한 알고리즘을 기반으로 효율적인 세미-시스톨릭(semi-systolic) AB² 곱셈기를 제안한다. 제안한 곱셈기는 기존의 곱셈기에 비해 낮은 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 AB² 곱셈기는 공간-시간 복잡도면에서 Wei, Wang-Guo, Kim-Lee, 및 Choi-Lee의 곱셈기들의 약 94%, 87%, 86%, 및 83% 가량이 감소되었다. 따라서 제안한 곱셈기는 VLSI(very large scale integration) 구현에 적합하며 다양한 응용의 기초적인 구성 요소로 쉽게 적용할 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.51-58
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• 2004

대부분의 공개키 기반 암호시스템은 유한체 $GF(2^m)$ 상의 산술 연산들을 기반으로 구축된다. 이들 연산 중 덧셈을 제외한 다른 연산들은 곱셈 연산을 반복하여 계산되므로, 곱셈 연산의 효율적인 구현은 공개키 기반 암호시스템에서 매우 중요하다. 본 논문에서는 All-One Polynomial에 의해 정의된 $GF(2^m)$ 상의 효율적인 Bit-Parallel 정규기저 곱셈기를 제안한다. 게이트 및 시간적인 면에서 본 곱셈기의 복잡도(complexity)는 이전에 제안된 같은 종류의 곱셈기 보다 낮거나 동일하다. 또한, 본 논문의 곱셈기는 아키텍처가 규칙적(regular)이어서 VLSI 구현에 적합하다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1209-1217
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• 2008

본 논문에서는 $GF(2^m)$ 상에서 표준기저를 사용한 두 다항식의 곱셈을 비트-병렬로 실현하는 새로운 형태의 비트-병렬 곱셈기를 제안하였다. 곱셈기의 구성에 앞서, 피승수 다항식과 기약다항식의 곱셈을 병렬로 수행 한 후 승수 다항식의 한 계수와 비트-병렬로 곱셈하여 결과를 생성하는 VCG를 구성하였다. VCG의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 곱셈을 수행하여 곱셈 결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 곱셈회로 구성의 예를 $GF(2^4)$를 통해 보였다. 또한 제시한 곱셈기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 곱셈기는 VCG의 기본 셀을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

• 한국산업정보학회논문지
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• 제8권3호
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• pp.85-90
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• 2003

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 먼저, 공개키 암호화 시스템의 기본 연산인 모듈러 지수승을 위한 지수승 알고리즘을 살펴보고 이를 위한 기본 구조를 제안한다. 특히, 본 논문은 이러한 지수기를 설계하기 위한 기녈 구조로서 효율적인 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용하며 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.37-39
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• 2001

본 논문은 여러 가지 데이터 압축 표준에서 채택하고 있는 이차원 이산 여현 변환과 그 역 변환 (DCT/IDCT)를 위한 효율적인 비동기식 행렬 벡터 곱셈기를 설계하였다. 본 논문에서 제안되어진 곱셈기는 일반적으로 DCT/IDCT의 입력 데이터가 대부분 zero입력이거나 또는 작은 비트수로 표현 가능하다는 점을 이용하여 저전력 고성능 동작을 구현할 수 있도록 설계하였다. 비동기식 설계 방식을 채택하여 Zero입력일 경우 곱셈과정을 생략하고, 정적 회로에 기초한 특정 계산 완료 인지 방식(Speculative Completion Sensing)와 비트 분할된 곱셈기를 이용하여 입력 비트 슬라이스에 대해 동적으로 회로의 계산부분을 활성화/비활성화를 동작을 할 수 있도록 설계되어졌다.

• 정보학연구
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• 제3권1호
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• pp.61-72
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• 2000

본 논문에서는 RSA 공개키 암호시스템에서 암호의 안전성을 위하여 증가되는 암호키(key)의 비트 크기에 대응한 내부 연산기 설계를 효율적으로 할 수 있는 bit-slice형 모듈러 곱셈 알고리즘을 제안하였고, 제안된 알고리즘에 따른 모듈러 곱셈기를 FPGA칩을 이용하여 구현함으로써 제안된 알고리즘의 동작을 검증하였다. 제안된 bit-slice형 모듈러 곱셈 알고리즘은 Walter 알고리즘을 수정하여 도출하였으며, 구현된 모듈러 곱셈기는 bit-slice 구조로 되어 암호키(key)의 비트 확장에 대응한 모듈러 곱셈기의 오퍼랜드 비트 확장이 용이하며, 표준 하드웨어 기술언어(VHDL)로 모델링 하여 전용 하드웨어로 설계되는 RSA 공개키 암호 시스템의 구현에 응용될 수 있도록 하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 춘계학술발표대회
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• pp.1515-1518
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• 2009

최적정규기저(Optimal Normal Basis)를 이용한 $GF(2^m)$상의 곱셈은 ECC(Elliptic Curve Cryptosystems: 타원곡선 암호시스템) 및 유한체 산술 연산의 하드웨어 구현에 적합하다는 것은 잘 알려져 있다. 본 논문에서는 최적정규기저의 하드웨어적 장점을 이용하여 합성체(Composit Field)상의 곱셈기를 제안하며, 기존에 제안된 합성체상의 곱셈기와 비교 및 분석한다. 제안된 곱셈기는 최적정규기저 타입 I, II의 대칭성과 가수의 중복성을 이용한 열벡터의 재배열에 따른 XOR 연산의 재사용으로 낮은 하드웨어 복잡도와 작은 지연시간을 가진다.

• 전기전자학회논문지
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• 제9권1호
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• pp.1-6
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• 2005

본 논문에서는 CMOS 다치 논리회로를 이용한 고성능 곱셈기를 제안하였다. 이 곱셈기는 Modified Baugh-Wooley 곱셈 알고리즘과 전류모드 4치 논리회로를 적용하여 트랜지스터의 수를 감소시키고 이에 따른 상호연결 복잡도를 감소시켜 곱셈기 성능을 향상시켰다. 제안한 회로는 전압모드 2진 논리신호를 전류모드 4치 논리신호로 확장하는 동시에 부분 곱을 생성하고 4치 논리 가산기를 통해 가산을 수행 후 전류모드 4치-2진 논리 변환 디코더를 이용하여 출력을 생성한다. 이와 같이 곱셈기의 내부는 전류모드 4치 논리로 구성하였으며 입출력단은 전압모드 2진 논리회로의 입,출력을 사용함으로써 기존의 시스템과 완벽한 호환성을 갖도록 설계하였다. 이 곱셈기는 6.1mW의 소비전력과 4.5ns의 전달지연을 보였으며, 트랜지스터 수는 두 개의 비교 대상 회로에 비해 60%, 43% 노드 수는 46%, 35% 감소하였다. 설계한 회로는 3.3V의 공급전원과 단위전류 5uA를 사용하여, 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, HSPICE를 사용하여 그 타당성을 입증하였다.

• 정보처리학회논문지A
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• 제9A권3호
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• pp.281-286
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• 2002

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.