• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 추계학술대회 논문집 전력기술부문
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• pp.253-255
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• 2008

병합장치(merging unit: MU)는 변류기(CT)와 변성기(VT)로부터 계측된 전류와 전압을 이더넷을 통해 샘플값(sampled value: SV) 메시지를 전송하는 IED이다. 본 논문에서는 병합장치(MU)의 통신 성능 테스트하기 위한 시스템을 구축하는 방법을 제시하였다. RTDS를 이용하여 계통을 모의하고 샘플값 메시지를 지원하는 과전류계전(OCR) IED를 구축 한 후 계통에 모의 고장을 통해 CB를 동작시킴으로서 성능을 확인하였다. 또한 상용 IED를 연결하여 CB 동작 테스트를 통해 구축한 통신 테스트 시스템의 상호운용성을 확인하였다.

• 대한전자공학회논문지
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• 제21권5호
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• pp.55-60
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• 1984

CMOS기술의 발전에 따라 디지탈 회로를 실현하는데 complex gate 구조를 많이 사용하게 되었다. CMOS complex gate에 대해 내부 게이트 응답과 unknown state등을 고려하여 모든 stuck-open(이하 s-op)과 stuck-on(이하 s-on) 고장을 검출할 수 있는 새로운 테스트 생성 알고리즘이 제소되었다 이 알고리즘은 minimal하고 complete한 테스트 집합을 구할 수 있게 해준다. 또한, 임의의 CMOS complex gate 회로에 대해 본 알고리즘을 적용시켜, 컴퓨터를 통해 그와 같은 테스트 집합이 구해짐을 입증하였다.

• 전자공학회논문지SC
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• 제39권1호
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• pp.24-32
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• 2002

본 논문은 다중 컴퓨터 시스템(multicomputer system)에서 사용되는 상호연결망(interconnection network)의 일종인 다단계 상호연결망(multistage interconnection network)에서의 고착고장(stuck-at fault)과 관련된 고장진단(fault diagnosis)에 대해 고찰한다. 지금까지 연구된 바에 의하면 다단계 상호연결망의 고장을 검출하고 위치를 찾기 위채서는 각 고장의 유형에 따라 서로 다른 다수의 과정을 거치거나 몇 번의 테스트를 통한 진단기법을 필요로 한다. 이에 본 논문에서는 단일과정을 통해 대표적인 고착고장의 유형을 검출하고 위치를 찾아내는 고장진단 알고리즘을 제안한다. 즉, 고착고장이 존재하는 임의의 다단계상호연결망에 대하여 고장 스위치 소자의 행과 열의 위치정보 및 고착고장의 유형진단 알고리즘을 제시한다. 마지막으로 다단계 상호연결망의 일종인 16×16 베이스라인 망(baseline network)에서 고착고장이 발생한 스위치의 위치와 유형을 찾는 과정을 통해 제안하는 알고리즘의 효용성을 검증한다.

• 융합정보논문지
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• 제12권5호
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• pp.15-20
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• 2022

본 연구는 소프트웨어 품질 특성인 기능적합성, 신뢰성, 사용성, 이식성, 유지보수성, 성능효율성, 보안성, 호환성 중에서 신뢰성에 대한 평가 방안을 연구하였다. 소프트웨어 품질 측정에 있어 신뢰성의 정량적 평가 방안을 제시한다. 본 연구는 소프트웨어 품질 특성 중 하나인 신뢰성 평가 중 성숙성에 포함되는 고장률을 측정하는 방법에 대해서 소개하고 고장 데이터의 형태에 따라 고장률이 어떻게 변화하는지에 대해 실험데이터를 가지고 연구한 내용이다. 소프트웨어 테스팅을 중심으로 매일의 고장 수를 중심으로 소프트웨어 신뢰성 성장 모델에 적용하여 고장률을 측정하여 고장 데이터의 형태에 따라 비교 분석하였다. 6일간의 테스트를 통해서 발견된 고장 시간을 중심으로 고장률을 측정하고 측정결과를 이용해서 국제표준 ISO/IEC 25023에서 제시하고 있는 고장률과 비교 하였으며 데이터 형태에 따라 적용방안을 검토하였다.

• 대한전자공학회논문지SD
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• 제37권8호
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• pp.86-96
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• 2000

집적도 증가에 따라 비용이 증가하는 가장 대표적인 분야가 테스트 분야이며, 하드웨어 비용의 상대적인 감소에 따라 BIST 방법이 미래지향적 테스트 방법으로 지목받고 있다. 이 방법이 가지는 가장 큰 단점은 만족할 만한 고장검출률을 얻기 위해 필요한 테스트 시간의 증가이다. 본 논문에서는 BIST의 실현에 있어서 테스트 시간을 감소시키는 방안을 제안하였다. 이 방법은 입력의 그룹화와 테스트 포인트 삽입 방법을 사용하며, 테스트 포인트는 기존에 사용하던 것과는 다름 새로운 정의에 의해 결ㅈ어된다. 제안한 방법의 주요 알고리듬을 C-언어로 구현되었으며, 여러 가지 대상회로를 통해 실험한 결과 의사-무작위 패턴을 사용하는 경우에 비해 최대 $10^7$ 정도의 테스트 시간 감소를 가져올 수 있었으며, 고장검출률 또한 기존의 BIT방법보다 큰 것으로 확인되었다. 제안한 방법의 대상회로에 대한 상대적인 하드웨어 오버헤드는 대상회로가 커질수록 감소하고 지연시간 증가는 대형회로의 지연시간에 비해 미미한 것이어서, 대형회로를 BIST 방법에 의해 테스트할 때 제안한 방법이 매우 효과적일 것으로 사료된다.

• 한국정보전자통신기술학회논문지
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• 제9권4호
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• pp.351-358
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• 2016

과학기술이 급속하게 발전함에 따라 더 강력한 소프트웨어 기능의 급속한 발전과 함께 소프트웨어의 복잡성이 크게 증가함으로써 소프트웨어 테스트 및 신뢰성 평가의 어려움이 증가하고 있다. 소프트웨어 고장분석을 위한 비동질적인 포아송 과정에서 결함당 고장발생률이 상수이거나, 단조 증가 또는, 단조 감소하는 패턴을 가질 수 있다. 본 논문에서는 결함의 기대값을 가정하는 유한고장 소프트웨어 NHPP 모형과 수리시점에서도 고장이 발생할 상황을 반영하는 무한고장 NHPP 모형들을 상호 비교 제시하였다. 소프트웨어 신뢰성 분야에서 많이 사용되는 어랑분포에 근거한 유한고장과 무한고장 소프트웨어 신뢰성 모형에 대한 신뢰도 성능을 비교 분석하였다. 그 결과 유한고장 모형이 무한고장 모형보다 효율적으로 좋게 나타났으며, 이 과정에서 모수추정법은 최우추정법을 이용하였다. 본 연구결과를 통하여 소프트웨어 개발자들에게 소프트웨어 고장현상을 파악하는데 도움을 줄 수 있을 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.55-65
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• 2004

본 논문에서는 레지스터 전송 수준의 데이터패스를 위한 효율적인 비주사 DFT 기법을 제안하였다. 데이터패스를 위해 제안된 비주사 DFT 기법은 레지스터 전송 수준(RTL : register transfer level) 회로에 대한 계층적 테스트 용이도(hierarchical testability) 분석을 통해 테스트 용이도를 향상시킴으로써 최소의 하드웨어 오버헤드를 가지고 데이터패스 버스 폭의 변화와 관계없이 항상 높은 고장 효율과 빠른 테스트 패턴 생성 시간을 보장한다. 실험 결과를 통하여 제안된 기법이 주사 기법보다 테스트 패턴 생성 시간, 테스트 패턴 적용 시간, 면적 오버헤드 면에서 우수함을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권3호
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• pp.85-97
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• 2002

STUMPS는 스캔 구조를 이용한 자체 테스트로 널리 사용되는 기술이다. 다중 스캔 체인에 STUMPS를 적용할 때 병렬 패턴 생성기로 사용되는 LFSR은 인접한 비트 시퀀스 사이에 높은 correlation이 존재하므로 회로의 고장 검출률을 저하시킨다. 이러한 문제를 해결하기 위해서 하드웨어 오버헤드 증가에도 불구하고 LFSR과 스캔 체인의 입력 사이에 부가적인 조합회로가 놓인다. 본 논문은 다중 스캔 체인을 갖는 순차회로에 대해 회로 자체의 스캔 체인들을 사용하여 유사 무작위 테스트 패턴을 생성하는 효과적인 테스트 패턴생성 방법과 그 구조를 소개한다. 제안된 테스트 패턴 생성 기술은 기존에 패턴 생성기로 사용되는 LFSR과 조합회로의 구성을 사용하지 않으므로 하드웨어 오버헤드를 줄일 수 있으며 충분히 높은 고장 검출률을 얻을 수 있다. 또한 스캔 체인 당 단지 수 개의 XOR 게이트만이 회로 변형을 위해 필요하므로 설계가 매우 간단하다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.54-61
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• 2003

본 논문에서는 완벽한 고장 효율을 보장하는 제어 회로를 위한 효율적인 비주사 DFT(design for testability) 기법을 제안한다. 제안된 비주사 DFT 기법은 순차 회로 모델이 아닌 조합 회로 모델에 대하여 ATPG(automatic test pattern generation)론 수행함으로써 짧은 테스트 패턴 생성 시간과 항상 완벽한 고장 효율을 보장한다. 본 논문에서 제시된 기법은 완전 주사 기법 및 기존의 비주사 DFT 기법들과 비교하여 적은 면적 오버헤드를 가지며 테스트 패턴을 칩의 정상동작속도로 인가할 수 있고, 또한 테스트 패턴의 재배열과정을 통해 테스트 패턴을 최소한의 시간으로 인가할 수 있도록 하였다. 제안된 기법의 효율성을 검증하기 위해 MCNC'91 FSM 벤치마크 회포들을 이용하여 실험을 수행하였다.

• 디지털콘텐츠학회 논문지
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• 제9권3호
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• pp.471-481
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• 2008

전력소모를 고려한 테스트 스케줄링은 회로의 복잡도가 높은 SoC 시스템을 테스트할 경우 제한된 전력 소모량 내에서 고장 검출율을 높일 수 있고 테스트 시간을 단축 할 수 있는 효과적인 방법이다. 본 논문에서는 제한된 전력소모량 내에서 효율적으로 테스트를 수행하기 위한 테스트 자원의 모델링 방법 및 테스트 스케줄링 알고리듬을 제안하고 그 유효성을 검증한다. 테스트 자원의 모델링 방법으로는 전력사용량의 최고점과 차고점을 이용한 방법 및 소모 전력의 변화량에 따라 테스트 자원을 분할하는 방법을 제시한다. 또한 테스트 자원과 코어의 상관관계를 이용하여 동시 사용가능한 최대 코어 수를 생성하는 확장나무성장 그래프 생성 알고리듬 및 전력의 최적화가 가능한 전력 소모량 변이 그래프 생성 알고리듬으로 구성된 휴리스틱(heuristic) 테스트 스케줄링 알고리듬을 제안하고 이전의 알고리듬과 비교한다.