• Proceedings of the KIPE Conference
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• 2018.11a
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• pp.24-26
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• 2018

본 논문은 일사량 변화 시, 최대 출력점을 추종하는 태양광 발전시스템의 동적 응답특성을 향상시키기 위해 가변 스텝 사이즈 기반의 P&O (perturb & observe) 알고리즘을 제안하였다. 제안된 기법은 일사량과 PV (photovoltaic) 전류 관계로부터 일사량 변화에 따른 최대 전력점 전류 $I_{MPP}$변화 특성을 이용하며, 새로운 I-V 곡선에서 PV 동작점을 최대 출력점으로 빠르게 이동시키는 고속모드와 정상상태 부근에서 정상상태 효율 향상을 위한 가변 스텝 모드로 구성된다. 시뮬레이션 및 실험을 통해 $500W/m^2$와 $1000W/m^2$ 일사량 증감 조건에서 제안된 MPPT(maximum power point tracking) 기법의 추종 성능을 검증하였으며, MPPT 주기가 2초이고 일사량 $500W/m^2$과 $1000W/m^2$ 증감을 할 때 추종시간은 약 30초 정도이며, 정상상태 PV 전압변동은 약 0.1V로써 일사량 변화 조건에서 제안된 MPPT 기법의 알고리즘 성능을 검증하였다.

• Journal of the Korea Society of Computer and Information
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• v.5 no.4
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• pp.62-68
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• 2000

It was designed a high-speed analog input card that is a important device of ultrasonic testing flaw detector in the middle of non-destructive testing in this Paper. The A/D Board is inquired high-speed sampling rate and fast data acquisition system. This pater shows a design that has a function of Peak- Detection for ultrasonic testing by ISA Bus type and a 50MHz of A/D converter in order to do sampling more than quadruple frequency of transducer frequency.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.06a
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• pp.150-152
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• 2014

디지털 평판 LCD TV의 영상신호 전송에 LVDS가 사용되어 왔으나 케이블간의 타이밍 문제가 대두되고 초고해상도의 컬러 Depth 확장으로 인해 보다 빠른 전송속도가 요구되어진다. V-by-One HS는 초고해상도 영상처리 IC 및 TCON 간의 새로운 인터페이스 기술로서 최대 3840*2160@240Hz의 해상도 영상구현이 가능하다. 동작 주파수 대역의 공진모드 전압 분포와 V-by-One HS IBIS(Input/Output Buffer Information Specification) 모델 시뮬레이션을 통하여 PCB 설계 방법을 제안한다. 본 논문에서는 V-by-One HS 인터페이스 기술을 사용하여 초고해상도 영상패턴 제어 신호발생기의 시스템 구성을 제안하고 고속영상 신호에 대한 신호 무결성을 검증하고자 한다.

• Korean Journal of Optics and Photonics
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• v.5 no.1
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• pp.90-99
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• 1994

Picosecond time-correlated single photon counting system and time-resolved luminescence spectrometer were constructed, employing a mode-locked picosecond laser, fast electronics, and microchannel plate tube. It has been shown that the instrument response function critically depends on laser pulse shape, timing jitter and walk of the electronics, and characteristics of detector and amplifier. Correcting time dispersion in the optical system, the best instrument response function obtained appears to be 25 ps, which made it possible to measure the luminescence lifetime with less than 10 ps resolution in the picosecond to microsecond range. range.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.747-750
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• 2008

JPEG(Joint Photographic Expert Group)은 손실 압축 기법을 사용하여 데이터 양을 20:1 이상으로 현저히 줄이면서도 원 영상과 거의 유사한 영상을 복원할 수 있도록 해주기 때문에, 요즘 디지털 카메라 및 휴대폰 등 영상을 저장할 매 대부분 Exif(Exchangeable image file format)로 JPEG 압축형식을 널리 사용하고 있다. 본 논문은 JPEG 베이스라인 모드로 압축되어진 영상의 디코딩 단계에서 필요한 비계층형 헤더를 파싱하는 모듈의 기능을 소프트웨어로 모델링하고 VHDL을 이용하여 회로를 합성하고 동작을 검증하였다. 설계 결과 Xilinx xc3s1000 fg676-4 환경에서 154.488MHz의 동작속도를 나타내었고, JPEG 디코더의 고속 데이터 처리에 적응 가능하다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2022.07a
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• pp.493-494
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• 2022

본 논문에서는 독립형 하이브리드 발전을 위한 효율적안 운영방법을 제안한다. 별도의 정원이 없는 오지에서 독립적으로 동작하기 위해 태양광과 풍력 또는 소수력을 활용하여 두 가지 이상의 발전을 이용하여 발전할 수 있는 하이브리드 발전을 이용한다. 또한 발전된 전원을 야간에도 사용할 수 있도록 저장할 수 있는 배터리를 내장하여 동작할 수 있도록 한다, 배터리의 이용은 발전이 발생되는 구간과 발전이 되지 않는 구간으로 나누어 설계하였다. 발전이 이루어지는 구간은 하나의 발전과 2개의 발전으로 분리하여 하나의 발전만 이루어지는 구간은 일반적인 CC/CV(정전류/전전압) 방식을 이용하여 일반 충전을 수행하고 두 개의 발전이 동시에 이루어지는 구간은 CC(전전류) 모드를 최대한 활용하는 급속 충전을 수행한다. 본 논문에서 제안한 방법은 2개 이상의 발전을 활용하여 독립적인 기능 수행이 가능한 하이브리드 발전을 이용한 독립형 장치로서 장소와 환경의 제한이 적어 실용가능성을 나타내었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.4
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• pp.21-26
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• 2008

In this paper, a novel 622Mbps burst-mode clock and data recovery (CDR) circuit is proposed for passive optical network (PON) applications. The CDR circuits are implemented with 0.35um CMOS process technology. Locking dynamics is accomplished with instantaneous feature and data are sampled at an optimal timing. This is realized by seven different delay configurations, which are generated from precisely-controlled delay buffers. The experimental results show that the proposed CDR circuits are operating as expected, recovering an incoming 622Mbps burst-mode input data without errors.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.98-104
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• 2006

The conventional burst-mode APC(Automatic Power Control) circuit had an effective structure that was suitable for a low power consumption and a monolithic chip. However, as data rate was increased, it caused errors due to the effect of the zero density. In this paper, we invented a new structured peak-comparator which could compensate the unbalance of the injected currents using double gated MOS and MOS diode. And we proposed a new burst-mode APC adopting it. The new peak-comparator in the proposed APC was very robust to zero density variations maintaining the correct decision point of the current comparison at high data rate. It was also suitable for a low power consumption and a monolithic chip due to lack of large capacitors.

• The Journal of the Korea institute of electronic communication sciences
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• v.14 no.6
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• pp.1145-1152
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• 2019

In this paper, a low power current mode 12-bit ADC(: Analog to Digital Converter) is proposed to mix digital circuits and analog circuits with the advantages of low power consumption and high speed operation. The proposed 12 bit ADC is implemented by using 4-bit ADC in a cascade structure, so its power consumption can be reduced, and the chip area can be reduced by using a conversion current mirror circuit. The proposed 12-bit ADC is SK Hynix 350nm process, and post-layout simulation is performed using Cadence MMSIM. It operates at a supply voltage of 3.3V and the area of the proposed circuit is 318㎛ x 514㎛. In addition, the ADC shows the possibility of operating with low power consumption of 3.4mW average power consumption in this paper.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.12
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• pp.2333-2340
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• 2016

A LEA (Lightweight Encryption Algorithm) crypto-processor was designed, which supports three master key lengths of 128/ 192/256-bit, ECB and CTR modes of operation. To achieve high throughput rate, the round transformation block was designed with 128 bits datapath and a pipelined structure of 16 stages. Encryption/decryption is carried out through 12/14/16 pipelined stages according to the master key length, and each pipelined stage performs round transformation twice. The key scheduler block was optimized to share hardware resources that are required for encryption, decryption, and three master key lengths. The round keys generated by key scheduler are stored in 32 round key registers, and are repeatedly used in round transformation until master key is updated. The pipelined LEA processor was verified by FPGA implementation, and the estimated performance is about 8.3 Gbps at the maximum clock frequency of 130 MHz.