• The Journal of the Acoustical Society of Korea
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• v.13 no.1
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• pp.108-121
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• 1994

본고에서는 일반적인 디지틀 필터의 설계 방법과 설계시 고려 사항을 살펴보고, 특히 실시간 구현이 어려운 고속 IIR 디지틀 필터의 설계 방법에 대하여 고찰하였다. 현재의 발달된 VLSI 기술의 잇점을 최대로 활용하기 위한 병렬 및 파이프라이닝 필터들의 구조 및 특성을 비교하였으며, 실제 하드웨어를 구현하는 여러가지 방법들을 상술하였다. 또한 각 연산 소자를 고속으로 구현하기 위한 비트레벨 구조및 수체계(Numer System)에 대해 알아보고, 이를 이용한 파이프라이닝 필터의 설계 예를 보였다. 필터의 구조에 따라 유한 길이 레지스터(FWL)의 영향이 달라지며, 제안된 새로운 구조에 대한 FWL영향의 분석이 항시 수행되어야 한다. 디지틀 필터에서의 FWL영향과 그 분석 방법, 그리고 이를 줄이기 위한 설계 방법에 대해 기술하였다. 디지틀 필터를 포함한 많은 디지틀 신호 처리 알고리즘이 내재된 병렬성을 갖고 있으며, 이들의 효율적인 하드웨어 실현을 위해 본고에서 고찰한 기술들이 적용될 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.4A
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• pp.324-329
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• 2002

In the high-speed/low-power digital filter applications like wireless communication systems, canonical signed digit(CSD) linear phase finite impulse response(FIR) filter structures are widely investigated. In this paper, we propose a high-speed/low-power CSD linear phase FIR filter structure using vertical common sub-expression. In the conventional linear phase CSD filter, horizontal common sub-expressions are utilized due to the inherent horizontal common sub-expression of symmetrical filter coefficients. We use the fact that their MSBs are also equal since adjacent filter coefficients have similar values in the linear phase filter Through the examples, it is shown that our proposed structure is more efficient in case that precision of implementation is lower, and tap length are longer.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.307-309
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• 2003

초고속 인터넷 망이 빠른 속도로 구축이 되고, 네트워크에 대한 해커나 침입자들의 수가 급속히 증가함에 따라, 실시간 고속 패킷 처리가 가능한 네트워크 침입 탐지 시스템이 요구되고 있다. 이러한 실시간 고속 네트워크 침입 탐지 시스템의 핵심 기술로써 수신된 패킷에서 침입 정보를 고속으로 탐지해내는 침입 탐지 엔진 기술은 필수적이다. 본 논문에서는 인텔의 IXP1200 네트워크 프로세서를 기반으로 하는 하드웨어 구조상에서 고성능 네트워크 침입 탐지 시스템을 위한 실시간 고속 탐지 엔진 구조와 프로그래밍 방법을 제안하였다.

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.21-24
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• 1999

멀티미디어 시대로의 진입에 따른 인터넷에서의 실시간 데이터 전송을 위한 어플리케이션의 요구에도 불구하고 현재의 인터넷은 최선형 서비스만을 제공할 뿐 QoS(quality of service)를 제공하지 못하고 있다. 이에 인터넷 표준화 기구에서는 종합서비스(IS : integrate service)모델을 정했다. 〔5〕 그러나 기존의 shared LAN 환경에 이를 적용하기에는 자원의 공유로 인한 어려움이 있다. 반면. 직렬 버스의 표준으로 자리잡은 IEEE 1394 고속 직렬 버스〔1〕〔2〕는 예약된 대역폭을 보장할 수 있을 뿐만 아니라 고속통신이 가능하여 IS 모델의 적용에 적합한 기술이라고 할 수 있다. IS over 1394 프로토콜〔8〕은 IS 모델을 IEEE 1394 고속 직렬 버스에 적용하기 위한 프로토콜로써 본 논문에서는 이의 구현을 위한 구조를 고찰하였다.

• Proceedings of the IEEK Conference
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• 2003.07a
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• pp.141-144
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• 2003

인터넷 사용자의 증가와 데이터 전송양이 폭발적으로 증가하면서, 네트워크에도 고속화 및 다기능화가 요구되고 있다. 또한, IPv4의 주소 부족 문제를 해결하기 위해 IPv6의 표준화가 진행 중인데, IPv4와 IPv6는 서로 다른 주소 체계를 사용하므로 상호 연동하기 위한 방안이 제공되어야 한다. 본 논문에서는 IPv4-IPv6 간 연동을 위한 메커니즘인 변환 방식과 터널링 방식에 모두 이용되고, 데이터의 고속 처리를 위해 프로토콜 듀얼 스택 중 3계층과 4계층을 하드웨어로 설계하였다. 특히, 3계층은 IP 기반의 고속 네트워크를 위해 듀얼 스택으로 구현함으로써 IPv4, IPv6 패킷을 단일 노드에서 처리할 수 있는 장점을 지닌다. 본 논문에서 제안한 네트워크 프로세서는 Verilog HDL을 이용하여 설계하였으며, 실제 네트워크 상의 패킷 정보를 볼 수 있는 Ethereal 프로그램을 이용하여 구한 테스트 벡터로 시뮬레이션 및 검증을 하였다.

• Proceedings of the IEEK Conference
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• 2003.07a
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• pp.366-369
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• 2003

현재 우리가 사용하고 있는 대부분의 시스템들은 대용량의 데이터를 송수신하고 있다. 대용량의 데이터를 전송하는 방법에는 여러방법이 있으나 한정되어 있는 대역폭을 사용하여 전송하기 위한 방법으로는 고속 전송을 사용한다. 많은 양의 데이터를 고속으로 전송을 하다 보면 여러가기 원인으로 인해 발생하는 지연에 대한 보정이 어려워 지게 된다. 이런 문제를 해결할 수 있는 방법중에 한가지가 바로 FDE(Fractional Delay Element)이다. FDE 는 1Clock 이하의 지연을 주는 소자로써 클럭 단위의 보정의 문제점을 해결한 것이다. 시스템 클럭을 고속으로 동작시키기에는 소자의 문제점이 있으나 FDE를 사용하면 시스템 클럭을 변화 없이 지연 보정을 할 수 있다. 본 논문에서는 VHDL 코딩과 FPGA 를 사용하여 FDE 를 구현 하였다. FDE 의 중요한 역할을 하는 FDF(Fractional Delay Filter)를 VHDL로 코딩을 하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.17 no.2
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• pp.153-158
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• 1992

We propose, in this paper, a new thinning algorithm and demonstrate Its effectiveness with some concrete experimental results. This new thinning process can solve the problems of disconnectivity and end point reduction explored in one-Pass algorithm Furthermore, this algorithm is proven effective particularly In high speed operation. A processor for this algorithm that is capable of hand-ling Input Image width(between 25 and 4t) bits ) and also operates on pipelining, is implemented and tested. Flexibility and high speed operation of this thinning processor should find excellent applicability in various areas.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2016.06a
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• pp.60-62
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• 2016

디지털 방송이 대중화면서 방송 프로그램의 음량은 프로그램의 효과, 방송사간의 경쟁 등으로 인해 점점 더 커지고, 채널 간 및 프로그램 간의 음량 불균형이 심해지고 있다. 이를 해결하기 위해 ITU-R 에서는 음량 측정 방법 및 기준 음량에 대한 연구하여, 그 결과로 BS.1770 표준을 권고하였다. 이 국제 기준을 바탕으로 미국, EU, 일본 등 주요 선진국 뿐만 아니라 우리나라에서는 자국 내 기준을 제정하고, 디지털 방송 프로그램의 음량에 대한 규제를 시행하고 있다. 본 논문에서는 우리나라에서 음량 측정 방법으로 적용한 ITU-R BS.1770-3 방송 프로그램의 음량 측정 기법에 대해서 기술하고, 음량 측정 기법의 고속화 구현을 위한 방법을 제안한다. 제안된 방법은 BS.1770-3 의 음량 측정 기법에 적용된 필터와 True Peak 측정을 위한 필터의 병렬 고속화 방법으로 일반적인 필터 구현에 비해 4 배의 고속화를 달성하였으며, 제안된 방법을 EBU R128 및 Tech 3341 의 컨퍼먼스 스트림으로 실험하여 표준 규격을 만족하였다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2000.11a
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• pp.372-375
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• 2000

퍼지 시스템은 비선형 시스템을 해석하고 제어기 설계 등에 많이 이용되고 있으나 대부분의 그 구현은 PC나 웍스테이션의 프로그램에 의존하고 있다. 고속의 동작을 요구하는 시스템이나 소형 시스템에는 전용 프로세서의 사용이 필요하다. 본 논문에서는 여러 퍼지 시스템 중에서 적은 규칙수로도 효과적인 성능을 나타내고 결론부가 선형식으로 표현되어 ASIC을 이용한 하드웨어화가 용이한 형태를 가진 TSK퍼지 추론 프로세서를 FPGA로 구현한다. ASIC의 설계는 Top-down 방식을 이용하여 전체구성은 Schematic을 이용하고 기능블록은 VHDL로 기술한다. TSK퍼지 추론의 연산은 전제부와 결론부를 병렬연산함으로써 고속처리를 구현하고 이에 필요한 제어부를 설계하였다. 또한 하드웨어 구현을 위해 실수연산을 이산화된 연산으로 바꾸고 이에 따른 나누기 연산자를 구현하였다.

• Journal of Korea Society of Industrial Information Systems
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• v.19 no.3
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• pp.1-7
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• 2014

This paper describes the implementation of high speed comparator for the ATE (automatic test equipment) system. The comparator block is composed of continuous comparator, differential difference amplifier(DDA) and output stage. For the wide input dynamic range of 0V to 5V, and for the high speed operation (1~800MHz), high speed rail-to-rail amplifier is used in the first stage. And hysteresis circuits, pre-amp and latch are followed for high speed operation. To measure the difference of output signals between the two devices under test (DUTs), a DDA is applied because it can detect the differences of both common signals and differential signals. This comparator chip was implemented with $0.18{\mu}m$ BCDMOS process and can compare the signal difference of 5mV up to the frequency range of 800 MHz. The chip area of the comparator is $620{\mu}m{\times}830{\mu}m$.