The Implementation of Fractional Delay Element for High Speed Digital Data

고속 디지털 데이터를 위한 FDE의 구현

현재 우리가 사용하고 있는 대부분의 시스템들은 대용량의 데이터를 송수신하고 있다. 대용량의 데이터를 전송하는 방법에는 여러방법이 있으나 한정되어 있는 대역폭을 사용하여 전송하기 위한 방법으로는 고속 전송을 사용한다. 많은 양의 데이터를 고속으로 전송을 하다 보면 여러가기 원인으로 인해 발생하는 지연에 대한 보정이 어려워 지게 된다. 이런 문제를 해결할 수 있는 방법중에 한가지가 바로 FDE(Fractional Delay Element)이다. FDE 는 1Clock 이하의 지연을 주는 소자로써 클럭 단위의 보정의 문제점을 해결한 것이다. 시스템 클럭을 고속으로 동작시키기에는 소자의 문제점이 있으나 FDE를 사용하면 시스템 클럭을 변화 없이 지연 보정을 할 수 있다. 본 논문에서는 VHDL 코딩과 FPGA 를 사용하여 FDE 를 구현 하였다. FDE 의 중요한 역할을 하는 FDF(Fractional Delay Filter)를 VHDL로 코딩을 하였다.