• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.220-223
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• 2012

현재 일반적으로 사용되는 Time Domain Sampling(아래 TDS) 방식의 SAW Device는 빠른 Data 처리를 할 수 있지만 그만큼의 빠른 sampling 속도를 요구하기 때문에 고속의 AD 컨버터가 필요하다. 이 고속의 AD 컨버터는 고가의 장비로 Device 제작에 부담이 되는 실정이다. 반면에 Frequency Domain Sampling(아래 FDS) 방식으로 구현된 SAW Device는 고속의 sampling을 요구하지 않기 때문에 고가의 고속 AD 컨버터가 필요하지 않다. 이렇게 느린 sampling 속도는 상대적으로 고속의 processing을 요구하게 되는데 이는 저가의 Embedded System만으로도 구현이 가능하기 때문에 가격대비 성능에서 효율이 훨씬 높다고 할 수 있다. 그럼에도 FDS 방식의 SAW sensor를 제작하는 것이 까다롭기 때문에 현재 구현된 FDS 방식의 SAW Device는 매우 드문 실정이다. 본 연구에서는 이 문제를 해결하기 위해 기존의 TDS용 SAW sensor를 그대로 이용한 FDS 방식의 SAW Device에 대해 설계 및 구현한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.312-315
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• 2012

현재 일반적으로 사용되는 Time Domain Sampling(아래 TDS) 방식의 SAW Device는 빠른 Data 처리를 할 수 있지만 그만큼의 빠른 sampling 속도를 요구하기 때문에 고속의 AD 컨버터가 필요하다. 이 고속의 AD 컨버터는 고가의 장비로 Device 제작에 부담이 되는 실정이다. 반면에 Frequency Domain Sampling(아래 FDS) 방식으로 구현된 SAW Device는 고속의 sampling을 요구하지 않기 때문에 고가의 고속 AD 컨버터가 필요하지 않다. 이렇게 느린 sampling 속도는 상대적으로 고속의 processing을 요구하게 되는데 이는 저가의 Embedded System만으로도 구현이 가능하기 때문에 가격대비 성능에서 효율이 훨씬 높다고 할 수 있다. 그럼에도 FDS 방식의 SAW sensor를 제작하는 것이 까다롭기 때문에 현재 구현된 FDS 방식의 SAW Device는 매우 드문 실정이다. 본 연구에서는 이 문제를 해결하기 위해 기존의 TDS용 SAW sensor를 그대로 이용한 FDS 방식의 SAW Device에 대해 설계 및 구현한다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.218-224
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• 2013

현재 일반적으로 사용되는 시간 영역 샘플링(아래 TDS) 방식의 SAW 디바이스는 빠른 데이터 처리를 할 수 있지만 그만큼의 빠른 샘플링 속도를 요구하기 때문에 고속의 A/D 컨버터가 필요하다. 이 고속의 A/D 컨버터는 고가의 장비로 디바이스 제작에 부담이 되는 실정이다. 반면에 주파수 영역 샘플링(아래 FDS) 방식으로 구현된 SAW 디바이스는 고속의 샘플링을 요구하지 않기 때문에 고가의 고속 A/D 컨버터가 필요하지 않다. 이렇게 느린 샘플링 속도는 상대적으로 고속의 프로세싱을 요구하게 되는데 이는 저가의 임베디드 시스템만으로도 구현이 가능하기 때문에 가격대비 성능에서 효율이 훨씬 높다고 할 수 있다. 그럼에도 FDS 방식의 SAW 센서를 제작하는 것이 까다롭기 때문에 현재 구현된 FDS 방식의 SAW 디바이스는 매우 드문 실정이다. 본 연구에서는 이 문제를 해결하기 위해 기존의 TDS용 SAW 센서를 그대로 이용한 FDS 방식의 SAW 디바이스에 대해 설계 및 구현한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 추계학술대회 논문집
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• pp.125-126
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• 2014

본 논문에서는 실시간 자바를 사용하여 초고압 송전 설비의 제어 및 보호 장치의 구현에 대해 고찰 하고자 한다. 초고압 송전 설비는 대단위 시스템이라서 객체 지향 프로그래밍이 유리하지만, 실시간 운영체제 상에서 고속으로 실시간 동작을 해야 하므로 객체지향 프로그래밍이 모순 된다 할 수 있다. 실시간 자바를 통해서 대형 HVDC 시스템에서 객체 지향 설계의 유연함과 고속 실시간 시스템을 구현 할 수 있는 장점을 동시에 가질 수 있는 방법에 대해 고찰 해 보자.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (3)
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• pp.571-573
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• 2002

네트워크 관련 기술들이 테라급으로 급속히 발전하고 있는데 비해, 상대적으로 네트워크의 발전 속도에 뒤지고 있는 네트워크 침입 탐지 시스템의 성능 향상을 위해서, 기존의 소프트웨어 방식으로 구현된 침입 탐지 시스템을 고속의 패킷 처리에 뛰어난 성능을 가지고 있는 네트워크 프로세서를 이용하여 재설계 및 구현하였다. 네트워크 침입 탐지 시스템에서 대부분의 수행시간을 차지하는 네트워크 패킷을 분류하고, 이상 패킷을 탐지하는 기능을 인텔의 IXP1200 네트워크 프로세서의 마이크로엔진이 고속으로 패킷을 처리하게 함으로써 네트워크 침입 탐지 시스템의 성능 향상을 도모하였다.

• 한국통신학회논문지
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• 제31권6C호
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• pp.637-644
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• 2006

본 논문에서는 MPEG 오디오 부호화 과정 중 서브밴드 필터뱅크를 구현하기 위해 사용되는 DCT(Discrete Cosine Transform) 과정에 대해 구현 시스템의 구조에 따른 DCT 알고리즘의 구현 결과와 성능 차이를 분석한다. 고속 DCT 알고리즘은 코사인 계수의 내적을 통해 구하는 직접 구현 방법보다 연산량이 현저하게 적은 것으로 알려져 있지만, 피연산자의 어드레스가 불규칙적이고 출력 데이터를 재정렬하는 과정이 필요하기 때문에 규칙성이 결여되며, 재정렬만을 위한 추가적인 연산이 필요한 경우도 있다. 따라서 DSP와 같이 반복적인 연산을 고속으로 수행하기 위해 최적화된 구조의 하드웨어에서는 알고리즘의 규칙성이 높은 직접 구현 방법에 비해 고속 알고리즘이 불리한 측면이 있으며, 더욱이 유효 자리수를 제한하는 경우, 직접 구현 방법에 비해 더 많은 프로세싱 단계를 거쳐야 하므로 누적 오차가 커진다. 본 논문에서는 알고리즘의 규칙성과 각 프로세서의 연산 방법간의 관계와 유효 자리수에 따른 누적 오차를 분석하고 프로세서의 구조에 따른 고속 알고리즘의 선택 기준을 제시하였다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.55-64
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• 2004

본 논문에서는 고속 멀티미디어 통신 시스템을 위한 효율적인 FFT 알고리즘과 이의 하드웨어 구현 결과를 제시한다. 제안된 알고리즘은 radix-4 버터플라이 연산자를 기반으로 구현되어 기존의 radix-2 버터플라이 연산자 기반의 알고리즘에 비해 2배의 처리율(processing rate)을 갖으며, 또한 radix-2³ 알고리즘의 비단순 승산기의 수를 줄이는 특성을 그대로 이용하므로, 같은 처리율을 갖는 radix-4 알고리즘에 비해 저면적 구현이 가능한 장점을 갖는다. 제안된 알고리즘의 하드웨어 구현 및 검증을 위해 VHDL 언어를 이용하여 MDC 파이프라인 구조를 갖는 64-point FFT 프로세서를 설계하였다. 0.6㎛ 공정을 이용하여 논리 합성한 결과, 제안된 알고리즘을 이용하여 구현한 경우, 기존의 radix가 알고리즘을 이용하여 구현하는 경우보다 약 30%정도 면적 면에서 이득을 얻을 수 있음을 확인하였다. 고속 동작이 가능하며 동시에 면적 효율적인 특성으로 인해, 제안된 알고리즘은 무선 LAN 시스템, DAB 및 DVB 시스템, ADSL/VDSL 시스템 등 고속 멀티미디어 통신 시스템에 적합한 알고리즘이라 할 수 있다.

• 한국전자통신학회논문지
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• 제11권6호
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• pp.591-596
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• 2016

본 논문은 전술통신시스템에 사용되는 고속주파수 도약용 RF송수신기의 설계 및 구현에 대한 연구를 주제로 하였다. L대역의 송/수신 주파수를 초당 수만홉으로 도약하여 간섭에 대한 내성을 극대화가 가능하고 대 전자전 기능을 가지는 통신시스템에 적용이 가능하다. 고속주파수 도약이 가능하기 위해서는 DDS Driven PLL 방식을 적용한 고속 주파수 도약부가 필수적으로 필요하다. 본 논문에서는 전술통신시스템의 고속주파수 기능을 가지는 RF송수신기 설계 및 시뮬레이션 분석을 하였고, 구현 후 주요기능 및 성능에 대한 시험을 하였다. 시험을 통하여 초당 수만홉 고속 도약을 입증하였으며, 주요 송신출력, 수신 잡음지수 등의 RF 주요성능을 측정하였다. VSG(: Vector Signal Generator) 및 VSA(: Vector Signal Analyzer)를 사용하여 ${\pi}/4$ DQPSK 변조신호를 발생시켜, 성상도 및 EVM(: Error Vector Magnitude)을 측정하여 전술통신시스템에 적용하는데 문제가 없음을 사전 검증하였다.

• 한국산업정보학회논문지
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• 제8권1호
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• pp.83-91
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• 2003

본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 all-digital QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W구조에 대해서 언급한다. All-digital QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계, 구현하였다. 설계한 QPSK 복조기를 Altera사의 Design Compiler를 이용하여 CPLD-EPF10K100GC 503-4 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조가능하였다. Speed grade 1인 CPLD칩에서 구현하면 5배 정도 고속화가 가능하고, 설계된 all-digital QPSK 복조기를 ASIC으로 구현할 경우 CPLD 속도의 5∼6배 이상 고속화가 가능하므로 약 50 Mbps급 all-digital QPSK 복조가 가능하다.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.84-93
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• 2007

이 논문에서는 고속 FFT 구현을 위한 Radix-8 구조를 제안한다. 제안 FFT 구조의 핵심은 Radix-8 DIF(Decimation In Frequency) 나비연산기 구조이다. Radix-8 알고리즘은 고속처리는 가능하나 구현면적이 증가하는 단점이 있는데, 제안 구조는 곱셈연산을 DA(Distributed Arithmetic) 방식을 사용하여 구현함으로써 구현 면적이 증가하는 것을 줄일 수 있었다. 64-point FFT에 대하여 기존의 Radix-4 나비연산기와 제안된 Radix-8 나비연산기를 각각 사용하여 구현한 결과 구현면적이 49.2%가 증가하였다. 즉, Throughput을 2배로 증가시키기 위하여 하드웨어는 49.2%만 증가함을 Verilog-HDL 코딩을 통하여 확인하였다. 또한 기존 구조와 제안 구조가 같은 Throughput을 얻는 경우에는 전력소모가 25.4%가 감소하게 된다. 따라서 제안된 나비연산기를 사용하는 FFT 구조는 고속/저전력 FFT를 필요로하는 OFDM용 통신단말기에 사용될 수 있다.