• The Journal of Korean Institute of Communications and Information Sciences
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• v.17 no.2
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• pp.153-158
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• 1992

We propose, in this paper, a new thinning algorithm and demonstrate Its effectiveness with some concrete experimental results. This new thinning process can solve the problems of disconnectivity and end point reduction explored in one-Pass algorithm Furthermore, this algorithm is proven effective particularly In high speed operation. A processor for this algorithm that is capable of hand-ling Input Image width(between 25 and 4t) bits ) and also operates on pipelining, is implemented and tested. Flexibility and high speed operation of this thinning processor should find excellent applicability in various areas.

• Proceedings of the Safety Management and Science Conference
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• 2013.11a
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• pp.597-602
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• 2013

최근 산업기술의 비약적인 발전으로 인해 오늘날 우리가 개발하거나 사용하는 시스템은 기술적 완성도 측면에서 수준이 매우 높아지고 있다. 한편 고속열차, 첨단 신무기체계 등 대형복합 시스템의 경우, 새로운 시스템을 개발하기 위해서는 기존의 단일화된 개발 방법으로는 개발과정 및 개발 후에 많은 문제점이 잠재적으로 존재한다. 따라서, 기존의 시스템 개발방법인 순공학적인 방법뿐만 아니라 역공학, 동시공학 등을 고려한 통합 프로세스의 고려를 통한 접근이 필요한 시점에 와있다. 이러한 통합적인 접근법을 수행하기 위해서는 체계적인 관리가 필수적이다. 따라서 무수히 많은 설계 산출물이 파생되는 오늘날 산출 DB의 체계적 관리 및 접근을 통한 설계의 중요성이 강조되고 있다. 본 연구를 기반으로 향후 추가 연구를 수행한다면, 국내 대형복합시스템의 설계단계에서의 안전성을 동시 고려한 시스템 설계 신뢰성 확보를 위해 도움이 될 것으로 기대 된다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.2
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• pp.402-407
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• 2005

The PLL synthesizer is used in communication system until now because it have several merits, such as broad bandwidth, high accuracy and stability of frequency But it is difficult to use in the third generation mobile communication systems that need frequency hopping at a high speed because of its long frequency hopping time. In this paper, we designed the frequency synthesizer that generate frequencies randomly at a high speed using the DDS technology.

• Journal of IKEEE
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• v.15 no.2
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• pp.113-121
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• 2011

This paper presents the design of a fast auxiliary channel bus for DisplayPort 1.2 interface. The fast auxiliary channel supports Manchester transactions at 1Mbps and fast auxiliary transactions at 780Mbps. The Manchester transaction is used for managing the main link and auxiliary channel and the fast auxiliary transaction is for data transfer via the auxiliary channel. Simplified serial bus architecture is proposed to be implemented in fast auxiliary channel. The fast auxiliary channel transmitter and receiver are implemented with 7,648 LUTs and 6,020 slice register synthesized in Xilinx Vertex4 FPGA and can be operated at 72MHz to support 720Mbps.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.307-309
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• 2002

본 논문에서는 가입관망의 광대역화 및 고속화를 실현는 방안으로 개발되고 있는 광대역 무선접속시스템 가입자국의 MAC 프로토콜을 설계하고 구현하였다. MAC 프로토콜은 제한된 무선자원을 효율적으로 사용하기 위한 프로토콜로서, 무선매체를 이용하여 통신서비스를 제공하는 시스템에 필수적이다. 본 논문에서 설계한 가입자국 MAC 프로토콜은 실시간처리부, 타이밍관련처리부, 상향스트림제어처리부, 그리고 하향스트림처리부를 하드웨어로 설계하고, 이를 제어하고 MAC 제어메시지 동작절차를 수행하는 부분과 망접속부를 소프트웨어를 설계하였다. MAC 소프트웨어는 MAC 응용부, Timer 처리부, Event 처리부, Network 인터페이스부로 나누어 설계하였으며, 본 논문에서 설계된 가입자국 MAC 프로토콜은 향후, 광대역무선접속시스템의 실제 테스트베드에 이식하여 시스템의 전체적인 성능을 검증할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.379-381
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• 2001

본 논문에서는 가입자함의 광대역화 밀 고속화를 실현하는 방안으로 개발되고 있는 광대역 무선가입자망(B-WLL) 시스템 기지국장치의 MAC 프로토콜을 설계하고 구현하였다. MAC 프로토콜은 제한된 무선자원을 효율적으로 사용하기 위한 프로토콜로서 , 무선매체를 이용하여 통신서비스를 제공하는 시스템에 필수적이다. 본 논문에서 설계한 기지국장치 MAC 프로토콜은 실시간처리부, 타이밍관련처리부, MPEG2-TS 관련처리부. 그리고 CRC 처리부를 하드웨어로 설계하고. 이론 제어하고 MAC 프로토콜 동작절차를 수행하는 부분을 MAC 프로토콜 소프트웨어를 설계하였다. MAC 소프트웨어는 MAC 응용부 Network 인터페이스부, 콘솔입출력 처리부로 나누어 설계하였으며, 본 논문에서 설계된 기지국장치 MAC 프로토플은 향후. B-WLL 시스템의 실제 테스트베드로 이용하여 시스템의 전체적인 성능을 검증할 수 있다.

• Convergence Security Journal
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• v.13 no.6
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• pp.61-68
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• 2013

Needs for a new technologies of infrastructure systems arose, following the development of next generation EMU(Electric Multiple Unit) train with maximum speed over 400km/h. For high-speed operation tests of the new EMU, a high-speed railway infrastructure test-bed was constructed in a 28km long section of the Honam High-speed Railway. Diverse sensors and monitoring system was installed for continuous monitoring of the railway. Due to such effort, further demands and needs of the integrated monitoring system was derived in a more comprehensive and long-term perspective.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.15 no.2
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• pp.1157-1163
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• 2014

Needs for a new technologies of infrastructure systems arose, following the development of next generation EMU(Electric Multiple Unit) train with maximum speed over 400km/h. For high-speed operation tests of the new EMU, a high-speed railway infrastructure test-bed was constructed in a 28km long section of the Honam High-speed Railway. Diverse sensors and monitoring system was installed for continuous monitoring of the railway. Due to such effort, further demands and needs of the integrated monitoring system was derived in a more comprehensive and long-term perspective.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.669-673
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• 2004

인터넷의 사용이 증가, 네트워크 기술이 발달하면서 컴퓨터 및 하드웨어 장비는 고속화 대용량화, 소형화 추세로 가고 있고, 기존에 외부 인터페이스와의 데이터 송수신 또한 병렬 포트를 이용한 통신이 많았으나, 외부 장비의 소형화와 고속화 그리고 휴대화가 요구되면서 차츰 직렬 포트를 이용하여 적은 전송라인을 이용한 외부 장비와의 인터페이스가 요구 되게 되었다. 본 논문에서는 내부 모듈간의 인터페이스와 외부 장치와의 데이터 송/수신이 가능한 UART 인터페이스 모듈을 하드웨어 설계언어인 VHDL 언어를 이용하여 설계하였으며, FPGA 칩인 Xilinx(Spartan II) 데스트 보드에 다운로드하여 시뮬레이션 하였다. 또한 양방향성 공통 버스로의 인터페이스 회로 설계와 다른 클럭으로 동작하는 시스템과의 비동기 회로의 동작 메커니즘을 쉽게 설계하였고, 비동기 통신 기능에 있어서 실제로 사용이 가능하도록 설계하였다.

• Journal of Korea Society of Industrial Information Systems
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• v.8 no.1
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• pp.83-91
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• 2003

High-speed QPSK demodulator has been in important design objective of any wireless communication systems, especially those offering broadband multimedia service. This paper describes all-digital QPSK demodulator for high-speed wireless communications, and its hardware structures are discussed. All-digital QPSK demodulator is mainly composed of symbol time circuit and carrier recovery circuit to estimate timing and phase-offsets. There are various schemes. Among them, we use Gardner algorithm and Decision-Directed carrier recovery algorithm which is most efficient scheme to warrant the fast acquisition and tacking to fabricate FPGA chip. The testing results of the implemented onto CPLD-EPF10K100GC 503-4 chip show demodulation speed is reached up to 2.6[Mbps]. If it is implemented a CPLD chip with speed grade 1, the demodulation speed can be faster by about 5 times. Actually in case of designing by ASIC, its speed my be faster than CPLD by 5 times. Therefore, it is possible to fabricate the all-digital QPSK demodulator chipset with speed of 50[Mbps].