• 전자진흥
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• 제26권8호
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• pp.28-30
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• 2006

• 한국소프트웨어감정평가학회 논문지
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• 제15권1호
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• pp.103-107
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• 2019

최근 저전력 고속 디지털 데이터 통신을 구현 하기위해 많은 기술들이 개발되고 있는 추세이며 듀티사이클 보정에 관련된 기술도 그중 하나이다. 본 논문에서는 전압제어 링 발전기용 저-면적 듀티사이클 보정 회로를 제안하였다. 듀티사이클 보정 회로는 전압제어 링 발진기의 180도 위상차이를 이용하여 듀티사이클을 보정하는 회로이며, 제안된 저-면적 듀티사이클 회로는 기존의 플립플롭을 TSPC(True Single Phase Clocking) 플립플롭으로 변경하여 회로를 구성하였고 이로 인하여 저-면적 고성능 회로를 구현하였다. 일반적인 플립플롭을 대신하여 TSPC플립플롭을 사용하여 기존 회로 대비 저-면적으로 회로 구현이 가능하며 고속 동작에 용이하여 저-전력용 고성능 회로에 활용될 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.48-54
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• 2010

본 논문은 H.264 비디오 코덱에 적용할 수 있는 고성능 정수화소 움직임 예측 회로 구조에 대해 설명한다. 전역 탐색 알고리즘은 모든 가능한 블록에 대해 확인하기 때문에 가장 좋은 결과를 보장한다. 그러나 전역 탐색 알고리즘은 많은 양의 연산과 데이터를 요구한다. 연산 노력을 줄이기 위해 많은 고속 탐색 알고리즘들이 제안되었다. 고속 탐색 알고리즘들의 단점은 데이터 접근이 불규칙하고 데이터 재사용이 어려운 것이다. 본 논문에서는 고성능 움직임 예측을 위하여 효율적인 정수화소 움직임 예측 알고리즘을 제안하고 있으며, 이를 구현하기 위한 처리 속도가 높고 외부 메모리 사용을 줄일 수 있는 회로 구조를 제안한다. 제안한 회로는 7가지 종류의 가변 블록 크기를 지원하면 41개 움직임 벡터를 생성한다. 구현된 고성능 움직임 예측 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다. 130nm CMOS 표준 셀 라이브러리로 합성된 회로는 1초에 139.8장의 1080HD ($1,920{\times}1,088$) 영상을 처리할 수 있고 H.264 5.1 레벨까지 지원 가능하다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.36-42
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• 2009

본 논문은 modified Booth 곱셈기를 위한 고성능 파이프라인 구조를 제안하고 있다. 제안하는 곱셈기 회로는 곱셈 속도를 향상시키기 위해 가장 널리 사용되는 기술인 modified Booth 알고리즘과 파이프라인 구조에 기반을 두고 있다. 최적의 파이프라인 곱셈기를 구현하기 위해 많은 실험이 수행되었다. 파이프라인의 단 수가 증가할수록 회로 속도 향상율이 회로 크기 증가율보다 더 크며, 파이프라인 레지스터를 적절한 위치에 삽입하는 것이 중요하다는 사실이 실험 결과를 통해 확인되었다. 제안하는 modified Booth 곱셈기 회로를 Verilog HDL로 설계하였으며 0.13um 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 합성된 회로는 다른 곱셈기들에 비해 좋은 성능을 나타내었으며, GHz 범위에서 동작할 수 있으므로 광통신 시스템과 같은 극히 높은 성능을 필요로 하는 응용 시스템에서 사용될 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제26권5호
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• pp.555-562
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• 1999

VLSI 시스템 설계 단게에서 시스템의 고성능 및 고신뢰성을 보장하는 것이 중용한 요건이 되고 있다. 본 논문은 회로의 긴 경로들과 짧은 경로들 상에 존재하는 구성요소들간의 시간지연들이 타이밍 제약조건들을 만족하도록 최적화시킴으로서 고성능 및 고신뢰도를 동시에 실현할 수 있는 효율적인 알고리즘을 제안한다. 과거에는 VLSI 시스템의 고성능을 실현하기 위한 긴 경로 최적화와 고신뢰도를 실현하기 위한 짧은 경로 최적화를 각각 독립적으로 수행하는 방법들이 제안되었다. 본 논문은 긴 경로들 및 짧은 경로들 상의 시간지연 요소들을 동시에 최적화함으로써 적절한 수행시간과 적은 메모리 요구량의 오버헤드를 허용하는 범위에서 효과적인 단계들로 수행되는 병합 알고리즘을 제안하고자한다. 그리고 제안된 병합 알고리즘의 효율성을 입증하기 위해 벤치마크 회로들을 이용하여 실험 결과들을 보여줄 것이다.

• 전자공학회논문지
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• 제50권11호
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• pp.124-129
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• 2013

본 논문은 SVM 알고리즘 기반의 실시간 사물 인식을 위한 고성능 벡터 내적 연산 회로를 제안한다. SVM 알고리즘은 다른 사물 인식 알고리즘에 비해 인식률이 높지만 연산량이 많다. 벡터 내적 연산은 SVM 알고리즘 연산의 주요 연산으로 사용되므로 실시간 사물 인식을 위해서는 고성능 벡터 내적 연산 회로의 구현이 필수적이다. 제안하는 회로는 연산 속도를 높이기 위해 6단 파이프라인 구조를 적용하였으며 SVM 기반 실시간 사물 인식을 가능하게 한다. 제안하는 회로는 Verilog HDL을 사용하여 RTL로 구현하였으며 실리콘 검증을 위해 TSMC 180nm 표준 셀 라이브러리를 이용하여 MPW 칩으로 제작하였다. 테스트 보드와 검증 애플리케이션 소프트웨어를 개발하고 이를 사용하여 MPW 칩의 동작을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.44-51
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• 2010

본 논문은 고성능 비터비 디코더 회로 구조를 제안한다. 제안하는 비터비 디코더는 가지 값의 특징을 이용하기 때문에 추가적인 메모리를 사용하지 않고 가지 메트릭을 계산할 수 있다. 또한 빠른 합-비교-선택 연산을 위해 경로 메트릭 데이터를 SRAM과 레지스터에 적절하게 재배열함으로써 디코더 전체의 속도를 75%까지 향상시킨다. 제안하는 비터비 디코더 회로를 Verilog HDL로 설계하였으며 130nm 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 제안하는 회로는 8,858개의 게이트로 구성되며 회로의 최대 동작 주파수는 130MHz이다.

• 전자진흥
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• 제16권3호
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• pp.37-42
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• 1996

• 전력전자학회논문지
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• 제2권3호
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• pp.37-43
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• 1997

2상 하이브리드 스텝모터를 미세스텝으로 제어하면 저속에서도 부드럽게 회전하고, 스텝 분해능을 높일 수 있으며, 공진으로 인한 바람직하지 못한 현상들을 제거할 수 있다. 본 논문에서는 고성능 미세스텝 구동회로를 개발하였다. 본 논문에서 개발한 미세스텝 구동회로는 2상 하이브리드 스텝모터의 1회전스텝(1.8도)을 128 미세스텝으로 구동할 수 있는 위치 분해능을 가지며 스텝모터를 장시간 구동할 때 발생되는 열로 인한 문제점을 줄이기 위한 전류 절약 동작모드를 지원한다.

• 한국인터넷방송통신학회논문지
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• 제17권5호
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• pp.193-197
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• 2017

본 논문에서는 델타 시그마를 이용하여 고분해능의 주파수 튜닝 범위를 가지는 저전력 디지털 주파수 합성기를 제안한다. 의료 기기용 센서 장치는 배터리 사용 시간의 제약으로 인해 저전력, 고성능 RF (Radio Frequency) 트랜시버를 필요로 한다. 반도체 공정의 미세화로 인한 디지털 회로 설계 기법의 발전으로, 이전의 아날로그 회로 설계의 한계를 극복하고, 고성능의 집적화가 가능해 지고 있다. 따라서, 전력 소모를 줄이기 위해 디지털 회로 기반의 주파수 합성기를 설계했다. 높은 주파수 분해능을 가지기 위해 델타 시그마 변조기를 링 발진기에 적용하여, 소수부 튜닝을 구현했다. 모의실험을 통해 제안된 구조가 전력 및 분해능에서 우수한 성능을 보임을 확인하였다.