• The KIPS Transactions:PartA
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• v.12A no.6 s.96
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• pp.531-538
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• 2005

In the high performance Analog Information Processing Systems(AIPS), gain boosting or additional gain stage is required when the gain is not sufficient with one stage amplification. This work shows that high gain is neatly obtained by enhancing the gain using the negative resistance element. Compared to the conventional techniques, the proposed scheme enjoys full output swing, small circuit area and power consumption, and the applications to various configurations of amplifiers. The negative resistance element is placed between the differential output nodes when used in the Op-Amp. The HSPICE simulation indicates that enhancement of more than 40 dB is readily obtained in this simple configuration when the negative resistance element is implemented in the form of cross-coupled CMOS inverters.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.2
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• pp.36-47
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• 1998

Low power circuit techniques have been developed to realize the highest possible performance of embedded SRAM at 1V power supply with$0.5\mu\textrm{m}$ single threshold CMOS technology in which the unbalance between NMOS and PMOS threshold voltages is utilized to optimize the low power CMOS IC design. To achieve the best trade-off between the transistor drivability and the subthreshold current increase, the ground potential of memory array is raised to suppressthe subthreshold current. The problems of lower cellstability and bit-line dealy increase due to the enhanced array ground potential are evaluated to be controlled within the allowable range by careful circuit design. 160MHz, 128kb embedded SRAM with 3.4ns access time is demonstrated with the power consumption of 14.8mW in active $21.4{mu}W$ in standby mode at 1V power supply.

• The Transactions of the Korean Institute of Power Electronics
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• v.11 no.1
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• pp.29-37
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• 2006

Precise control of interior permanent magnet synchronous motor(IPMSM) over wide speed range is an engineering challenge. This paper considers the design and implementation of novel technique of high performance speed control for IPMSM using learning mechanism-fuzzy neural network(LM-FNN) and ANN(artificial neural network) control. The hybrid combination of neural network and fuzzy control will produce a powerful representation flexibility md numerical processing capability. Also, this paper proposes speed control of IPMSM using LM-FNN and estimation of speed using artificial neural network controller. The back propagation neural network technique is used to provide a real time adaptive estimation of the motor speed. 'The error between the desired state variable and the actual one is back-propagated to adjust the rotor speed, so that the actual state variable will coincide with the desired one. The back propagation mechanism is easy to derive and the estimated speed tracks precisely the actual motor speed. Analysis results to verify the effectiveness of the new hybrid intelligent control proposed in this paper.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.26 no.10
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• pp.841-850
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• 2015

With the rapid progress of electronics and radio communication technology, human enjoys greater freedom in information communication. However, EMW(Electro-Magnetic Wave) environments have become more complicate and difficult to control. Thus, international organizations, such as the American National Standard Institution(ANSI), Federal Communications Commission(FCC), the Comite Internationale Special des Perturbations Radio Electrique(CISPR), etc, have provided standard for controlling the EM wave environments and for the countermeasure of the electromagnetic compatibility(EMC). In this paper, fabrication of the smart EMW absorber which has heat radiating function and high performance absorption abilities were suggested. Furthermore, we prospected future smart EMW absorbers. The designed smart EMW absorber is fabricated following process. Firstly, we applied high temperature heat treated to a mixture of Iron-oxide($Fe_2O_3$) and ceramics. Secondly, we applied low temperature heat treated to the mixture of heat treated material and a carbon material. Lastly, we made apertures on the absorber. The designed smart EM wave absorber has the absorption ability of more than 20 dB from 2 GHz to 2.45 GHz band, respectively. Thus, it is respected that these results can be applied as various EMC devices in electronic, communication, and controlling systems.

• Proceedings of the KIPE Conference
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• 2006.06a
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• pp.390-392
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• 2006

단일 서스테인 구동회로서 패널을 수평으로 이등 분할하고 직렬 연결하여 구동회로의 전류 스트레스를 저감하는 새로운 단일 에너지 회수 서스테인 구동회로를 제안한다. 기존의 단일 서스테인 구동회로는 +Vs 및 -Vs의 양극성 전원을 사용함에 따라 기존 구동회로에 비해 전류 스트레스는 그대로이면서 스위치 전압 스트레스가 두 배가 되어 회로 손실 및 발열이 높은 단점을 가지고 있다. 이를 개선하기 위해 제안하는 패널 분할 직렬 연결 단일 에너지 회수 서스테인 구동회로는 패널을 수평으로 이등 분할하고 하프 브리지 인버터를 각각 연결하여 구동 회로의 가스 방전 전류 및 패널 캐패시터의 변위 전류를 기존의 절반으로 줄여 스위치들의 전류 스트레스를 저감하게 된다. 또한 에너지 회수 회로는 능동소자로서 단 하나의 스위치와 단하나의 다이오드만을 사용하므로 그 구조가 단순하여 원가를 절감할 수 한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.07a
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• pp.411-414
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• 2010

본 논문은 비디오 처리를 위한 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 arbiter에 의해 제어되며 이것은 메모리 억세스를 요구하는 모듈들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 버스를 사용하기 위한 승인을 받기 위해서 마스터와 신호를 주고 받는 MAU블록, grant 신호를 디코딩하고 컨트롤 신호의 상태를 정의한 arbiter 블록, SDRAM의 ac parameter를 저장하고 bank의 준비 여부, read/write 가능 여부, precharge와 refresh의 가능 여부를 확인하여 system과 read/write가 준비되었다는 신호를 출력, SDRAM의 실질적인 입력신호를 생성하는 memory accelerator 블록, 생성된 입력신호를 저장하고 마스터에서 직접 write data를 입력 받는 memory I/F 블록으로 구성된다. 이 메모리 제어기는 174.28MHz의 주파수로 동작하였다. 본 설계는 VHDL을 이용하여 설계되었고, ALTERA의 Quartus II를 이용하여 합성하였다. 또한 ModelSim을 이용하여 설계된 회로를 검증하였다. 구현된 하드웨어는 StatixIII EP3SE80F1152C2 칩을 사용하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.10-12
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• 2003

SMP 클러스터가 고성능 계산을 위한 플랫폼으로 등장함에 따라, 이 시스템을 활용하기 위한 프로그래밍 환경에 대한 관심이 증가하고 있다. 이 논문에서 우리는 ParADE라고 부르는 쉽고, 이식성이 높으며. 고성능의 프로그래밍이 가능한 새로운 프로그래밍 환경을 소개한다. ParADE는 OpenMP 프로그래밍 환경으로 HLRC 변종 프로토콜을 구현한 다중 쓰레드 DSM 시스템을 기반으로 하고 있다. 특별히. 이 논문에서는 성능 개선을 위한 OpenMP 변환기의 역할에 중점을 둔다. OpenMP 변화기는 OpenMP 프로그램 모델과 실행 시스템의 수행 모델 사이에서 가교 역할을 한다. 특히, OpenMP 변환기는 동기화 디렉티브를 변환하고 임계 영역에 있는 작은 변수의 메모리 일관성을 유지하기 위해 집합 통신 함수를 활용한다. 동기화 디렉티브 성능 측정을 위한 마이크로벤치마크 프로그램을 통한 실험에서 ParADE 시스템은 기존의 DSM 시스템에 비해 우수한 성능을 보였다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.47 no.1
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• pp.42-46
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• 2010

Encapsulation for information security is often carried out in Galois field in the form of arithmetic operations. This paper proposes how to efficiently perform exponentiation of arithmetic information on Galois field. Especially, by improving an existing bit-parallel exponentiator to exclude elements with heavy gate counts and to take advantage of system constants, this paper proposes how to implement a VLSI architecture with high performance even for large m.

• Defense and Technology
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• no.6 s.208
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• pp.40-45
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• 1996

이지스 시스템은 미국이 고성능 대함 미사일을 함정에서 요격하기 위하여 개발한 함정용 대공 방어 시스템이다. 이지스(Aegis)는 그리스 신화에 나오는 방패(모든 사악한 것으로부터 몸을 지킨다는 방패)로, 중앙에 괴물 고르곤(Gorgon)의 머리 모양이 그려져 있다. 고르곤은 머리털이 뱀이며 그 눈을 본 사람은 무서운 나머지 돌로 변했다고 전해지는 스테노(Stheno), 에우리알레(Euryale), 메두사(medusa) 등 3자매중 하나를 말한다. 이 방패는 처음에 제우스(Zeus)가 소유하였으나, 뒤에 자신의 딸인 지혜.예술.전쟁의 여신 아테나(Athena)에게 주었다. 이지스 시스템은 요격용 대공 미사일인 Standard Missile SM-MR(RIM-66시리즈)과 위상 배열 레이다 SPY-1을 중심으로 하여, 그 외의 함내 센서(탐지 장치), 전술 정보처리장치 등 많은 무기 체계의 기능을 통합시킨 집합체이며, 이 위상 배열 안테나는 이지스 시스템의 상징으로 되어 있다. 현재 미국 해군의 Ticonderogal(CG-47)급 순양함, Arleigh Burke(DDG-51)급 구축함, 그리고 일본 해상 자위대 Kongo(DD-173)급 구축함에 탑재되어 작전의 효율성을 높이고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.37-39
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• 2001

본 논문은 여러 가지 데이터 압축 표준에서 채택하고 있는 이차원 이산 여현 변환과 그 역 변환 (DCT/IDCT)를 위한 효율적인 비동기식 행렬 벡터 곱셈기를 설계하였다. 본 논문에서 제안되어진 곱셈기는 일반적으로 DCT/IDCT의 입력 데이터가 대부분 zero입력이거나 또는 작은 비트수로 표현 가능하다는 점을 이용하여 저전력 고성능 동작을 구현할 수 있도록 설계하였다. 비동기식 설계 방식을 채택하여 Zero입력일 경우 곱셈과정을 생략하고, 정적 회로에 기초한 특정 계산 완료 인지 방식(Speculative Completion Sensing)와 비트 분할된 곱셈기를 이용하여 입력 비트 슬라이스에 대해 동적으로 회로의 계산부분을 활성화/비활성화를 동작을 할 수 있도록 설계되어졌다.