• 한국통신학회논문지
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• 제24권8B호
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• pp.1444-1455
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• 1999

IS-41과 GSM 같은 표준에서 위치 전략은 이동 단말기들의 위치를 관리하는데 홈 위치 등록기(Home Location Register : HLR) 데이터베이스와 방문자 위치 등록기(Visitor Location Register : VLR) 데이터베이스를 사용한다. 위치관리 기법들이 추구하는 목표는 데이터베이스 접근 및 상호 망 트래픽에 대한 비용을 최소하는 것이다. 표준 위치 관리 기법의 문제점은 단말기들의 이동이 빈번할 경우 HLR 데이터베이스를 갱신하는 비용이 높고, VLR과 HLR간 메시지 전송 빈도가 높기 때문에 신호 망에 심한 트래픽을 유발할 수 있다. 이러한 문제점에 대한 한 가지 개선책으로 본 논문에서는 이동 단말기들이 등록지역의 경계를 넘을 때마다 단말기의 위치등록 요청으로 인하여 초래될 수 있는 HLR과 신호 망 트래픽을 줄일 수 있도록 VLR 게이트웨이(VLR Gateway : VG)를 이용한 위치 관리 기법을 제안한다. VG는 HLR과 VLR사이에 배치되는 데이터베이스로서 시스템에 정의된 하나 이상의 인접 등록지연들을 하나의 그룹으로 통합하고, 그 통합 등록지역 범위 내에서 VG가 HLR의 역할을 대신 수행함으로써 HLR을 접근할 필요없이 단말기간 호출 및 이동이 가능하다. S-41과 제안 기법간에 성능 평가를 위하여 다양한 범위의 호출 대 이동 비율에 대한 시뮬레이션을 수행한 결과 제안 기법에서 전체 데이터베이스 비용이 다소 증가한 반면에 HLR 및 신호 망 트래픽이 축소되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.664-667
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• 2011

본 연구에서는 차세대 나노소자인 DGMOSFET에서 발생하는 단채널효과 중 하나인 문턱전압특성에 대하여 분석하고자 한다. 특히 포아송방정식을 풀 때 전하분포를 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차에 대하여 문턱전압의 변화를 관찰하고자 한다. 포아송방정식으로 부터 해석학적 전위분포 모델을 구하였으며 이를 이용하여 문턱전압을 구하였다. 문턱전압은 표면전위가 페르미전위의 두배가 될 때 게이트 전압으로 정의되므로 표면전위의 해석학적 모델을 구하여 문턱전압을 구하였다. 본 연구의 모델이 타당하다는 것을 입증하기 위하여 포텐셜 분포값을 수치해석학적 값과 비교하였다. 결과적으로 본 연구에서 제시한 포텐셜모델이 수치해석학적 시뮬레이션모델과 매우 잘 일치하였으며 DGMOSFET의 도핑분포 함수의 형태에 따라 문턱전압 특성을 분석하였다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.102-110
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• 2004

본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다.

• 한국통신학회논문지
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• 제34권12B호
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• pp.1380-1386
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• 2009

본 논문에서는 홈 네트워크에서 멀티미디어와 타이밍 트래픽을 처리하기 위해 디자인 된 CQS(Calendar Queue Scheduler)를 제안한다. VoIP, VOD, IPTV, 최선형(Beat-efforts) 트래픽 등 가택으로 유입되는 다양한 속성을 지닌 트래픽의 증가로 가택 내 QoS(Quality of Service) 관리의 필요성이 논의되고 있다. 이러한 제한된 환경에서 성공적으로 QoS를 보장하기 위해서는 각 애플리케이션이나 서비스 단위로 그룹을 형성하여 관리하는 것이 효과적이다. 본 연구에서는 단대단(end-to-end) QoS 측면에서 수신측 말단에 해당하는 홈 게이트웨이를 목표로 제한된 자원내에서 멀티미디어 및 타이밍 트래픽 처리와 큐 사이즈를 최적화시킨 CQS아키텍처를 하드웨어로 제안하였다. 또한, 각각의 모듈과 각각의 메모리에 대한 면적을 시뮬레이션하였다. Synopsys Design Compiler를 사용하여 Magnachip 0.18 CMOS 라이브러리로 합성하였을 때 각 모듈의 면적은 NAND($2{\times}1$) 게이트(11.09)를 기준으로 하였다. Memory의 비중이 전체 CQS에서 85.38%를 나타내고 있음을 알 수 있었다. 각 메모리 사이즈의 크기를 CACTI 5.3(단위는 mm^2)을 통하여 추출하였다. 메모리의 entry가 증가함에 따라 메모리 area의 증가 폭은 점점 더 증가하므로, 1 year 에 해당하는 day size의 결정이 전체 CQS 면적에 절대적인 영향을 미치게 된다. 본 논문에서 CQS를 하드웨어로 설계할 때 각 모듈의 설계 방법론과 각 모듈의 동작에 대하여 논하였다.

• 전자공학회논문지
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• 제50권3호
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• pp.221-229
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• 2013

본 논문에서는 Synthetic Aperture Radar 시스템 요동보상기법을 통해 영상을 형성하는 방법을 컴퓨터 시뮬레이션으로 실현하였다. 거리압축과정, 보상과정, 방위압축과정 및 잡음제거과정 등 요동보상 기법을 단계별로 실행하여 영상데이터를 형성하였다. 거리압축과정은 SAR 생데이터를 주파수영역으로 변환하고 변환된 데이터와 주파수영역의 거리참조함수를 상관시킨 후 결과를 시간영역으로 역변환 시키는 과정이다. 보상과정은 SAR를 탑재한 비행체의 요동을 보상하는 과정과 영상형성 방법상의 화질 저하요인을 제거하는 과정으로 분류하여 수행하였다. 비행체의 요동을 보상하는 과정은 렌지 게이트의 개폐시각을 기준으로 위상각을 보정하는 단계 및 빔내의 각 렌지 게이트에 대한 도플러 주파수를 계산하여 수신 데이터의 지상좌표를 결정하는 단계로 분류하여 수행하였다. 영상형성 방법상의 화질저하 요인을 보상하는 과정은 거리이동 효과 및 몽롱화 현상의 보상기준에 따라 보상의 정도 및 보상 유무가 결정되고 필요한 경우에만 보상과정이 수행된다. 방위압축과정은 보상과정이 완료된 데이터를 다시 주파수영역으로 변환하여 방위참조함수와 상관시킨 후 결과를 시간영역으로 역변환 시키는 과정으로 SAR의 영상데이터를 형성한다. 이렇게 형성된 영상데이터는 잡음과 신호가 혼용된 상태이므로 임계값을 적용하여 잡음과 신호를 분리한다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.75-87
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• 2010

표준 CMOS 공정에서 제작 가능한 보호용 싸이리스터 소자와 다이오드 소자를 사용하는 RF IC용 두 가지 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로를 구성하고, 5가지 HBM 테스트 모드에 대해 최대 6개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이 과정에서 보호용 소자 내 바이폴라 트랜지스터의 트리거를 수월케 하는 방안을 제안하며, 두 가지 보호회로 방식에서 내부회로의 게이트 산화막 파괴는 보호용 소자 내에 존재하는 NMOS 구조의 접합 항복전압에 의해 결정됨을 규명한다. RF IC용 입력 보호회로로서의 두 가지 보호방식의 특성 차이에 대해 설명하는 한편, 각 보호용 소자와 회로의 설계와 관련되는 유용한 기준을 제시한다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.

• 전기전자학회논문지
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• 제13권1호
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• pp.19-29
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• 2009

보호용 NMOS 소자 또는 lvtr_thyristor 소자를 사용하는 고주파 CMOS IC용 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도 있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로 모델링 방법을 제시하고, 5가지 HBM 테스트 모드에 대해 최대 4개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 HBM 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이러한 과정을 통해 고주파용 입력 보호회로로서의 두 가지 보호방식의 장단점에 대해 설명하는 한편, 각 보호용 소자의 설계와 관련되는 기준을 제시한다.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.96-103
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• 2006

본 논문은 고주파 단상 부스트 컨버터의 스위칭 손실을 감소시킬 수 있는 새로운 방식을 제안한다. 이것은 기존의 부스트 컨버터에 별도의 스위칭 장치를 첨가한 형태를 가진다. 원래의 고속 스위칭 장치는 변함없이 전력변환을 수행하지만, 새로이 부가된 장치는 저속으로 동작하면서 고속 스위칭 소자에 흐르는 전류의 대부분을 우회시켜 스위칭 손실을 감소시킨다. 제안된 방법의 제어시스템은 매우 간단하다. 제어기는 멀티바이브레이터, 비교기 및 AND 게이트로 구성되고, 스위칭 소자의 오프 지속시간이 멀티바이브레이터에 의해 일정하게 유지되므로 최대 스위칭 주파수는 별도의 클럭 발생기 없이 제한된다. 본 논문에서는 제안된 컨버터의 형상, 설계 등을 언급하고 컴퓨터 시뮬레이션을 사용하여 제안된 방법의 스위칭 손실 감소, 효율향상에 관한 유효성을 입증한다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.63-72
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• 2012

본 연구에서는 Quad FHD의 고해상도 동영상을 실시간 처리하는 고성능 H.264/AVC 디블로킹필터를 설계하였다. 연산처리 성능을 향상시키기 위해 라인에지필터 16개를 4개의 블록에지필터로 병렬 설계하였으며, 내부버퍼 크기와 연산 사이클을 줄이기 위해 H.264/AVC 디블로킹 필터 순서를 4단 병렬 지그재그 스캔 순서로 스케줄링하였다. 그리고 블록에지필터 연산 간 1사이클의 지연시간을 두어 데이터 충돌을 방지하고, 블록에지필터 간 내부버퍼를 인터리빙 버퍼로 구현하여 내부버퍼 크기를 줄였다. 0.18um 공정에서 시뮬레이션한 결과, 최대 동작주파수가 90MHz이며, 게이트 수는 140.16 Kgates이다. 제안하는 H.264/AVC 디블로킹필터는 동작주파수 90MHz에서 Quad FHD급 동영상($3840{\times}2160$)을 초당 113.17프레임으로 실시간 처리가 가능한 결과이다.