• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.81-82
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• 2006

SOI(Silicon-On-Insulator) MOSFET의 전기적 특성에 미치는 게이트 산화막과 계면준위 밀도의 관계를 조사하였다. 결함이 발생하지 않는 얕은 소스/드레인 접합을 형성하기 위하여 급속열처리를 이용한 고상확산방법으로 제작한 SOI MOSFET 소자는 급속열처리 과정에서 계면준위가 증가하여 소자의 특성이 열화된다. 이를 개선하기 위하여 $H_2/N_2$ 분위기에서 후속 열처리 공정을 함으로써 소자의 특성이 향상됨을 볼 수 있었다. 이와같이 급속열처리 공정과 $H_2/H_2$ 분위기에서의 후속 열처리 공정이 소자 특성에 미치는 영향을 분석하기 위하여 소자 시뮬레이션을 이용하여 게이트 산화막과 채널 사이의 계면준위 밀도를 분석하였다. 그 결과, n-MOSFET의 경우에는 acceptor-type trap, p-MOSFET의 경우에는 donor-type trap density가 소자특성에 큰 영향을 미치는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.1-6
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• 2011

N-channel 산화물 박막 트랜지스터(Thin Film Transistor, 이하 TFT)만을 이용한 저소비전력 inverter, NAND, NOR의 논리 게이트 회로를 제안한다. 제안된 회로는 asymmetric feed-through와 bootstrapping을 이용해서 pull-up, pull-down 스위치가 동시에 켜지지 않도록 설계하였다. 그 결과로 출력신호 전압 범위가 입력신호 전압과 동일하고 정전류가 흐르지 않는다. 인버터는 5 개의 TFT와 2 개의 capacitor로, NAND 및 NOR 게이트는 각각 10 개의 TFT와 4 개의 capacitor로 구성된다. 산화물 TFT 모델을 사용하여 SPICE 시뮬레이션을 수행하여 제안된 회로의 동작을 성공적으로 검증하였다.

• 대한전자공학회논문지SD
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• 제49권1호
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• pp.1-7
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• 2012

산화물 박막트랜지스터를 이용하여 액정 디스플레이 패널에 내장할 수 있는 새로운 게이트 드라이버 회로를 설계하고 제작하였다. 산화물 박막트랜지스터는 문턱전압이 음의 값을 갖는 경우가 많기 때문에 본 회로에서는 음의 게이트 전압을 인가하여 트랜지스터를 끄는 방법을 적용하였다. 또한 세 개의 풀다운 트랜지스터를 병렬로 배치하고 번갈아 사용하므로 안정적인 동작이 가능하다. 제안한 회로는 트랜지스터의 문턱전압이 -3 V ~ +6 V인 범위에서 정상적으로 동작하는 것을 시뮬레이션을 통해서 확인하였으며, 실제로 유리 기판 상에 제작하여 안정적으로 동작하는 것을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.494-497
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• 2002

본 논문에서는 halo doping profile을 갖는 나노구조 LDD MOSFET의 문턱전압에 대한 시뮬레이션 결과를 나타내었다. 소자 크기는 generalized scaling을 사용하여 100nm에서 40nm까지 스케일링하였다. Van Dort Quantum Correction Model(QM)을 사용하여 정전계 스케일링과 정전압 스케일링에 대한 문턱 전압과 각각의 게이트 oxide 두께에 대한 direct tunneling 전류를 조사하였다. 게이트 길이가 감소할 때 정전계 스케일링에서는 문턱전압이 감소하고, 정전압 스케일링에서는 문턱전압이 증가하는 것을 알 수 있었고, 게이트 oxide두께가 감소할 때 direct tunneling 전류는 증가함을 알 수 있었다. 감소하는 채널 길이를 갖는 MOSFET 문턱전압에 대한 roll-off 특성을 최소화하기 위해 generalized scaling에서 $\alpha$값은 1에 가깝게 되는 것을 볼 수 있었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제2권3호
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• pp.103-110
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• 2013

논리 노력[1, 2]의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 조건에서 논리 경로의 면적이나 전력 소비를 최소화하여 설계할 수 없는 단점이 있다. 이 단점을 보완하는 방법을 논문[3]에서 제안하였지만, 논리 경로가 하나인 회로에만 국한되어 적용할 수 있는 방법이었다. 본 논문에서는, 균형 지연 모델을 기초로, 다중 논리 경로의 회로에 적용할 수 있는 향상된 게이트 크기 결정 방법을 제한하고자 한다. 시뮬레이션 결과, 기존 논리노력 방법과 비교하면 전력 소비 측면에서 거의 같았지만 회로의 설계 공간 측면에서는 약 52%의 효율성을 보였다.

• Korean Chemical Engineering Research
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• 제60권2호
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• pp.313-319
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• 2022

HfO₂을 게이트 산화막으로 갖는 AlGaN/GaN 기반 고이동도 전계효과 트랜지스터(high electron mobility transistor, HEMT)의 노멀리 오프(normally-off) 작동 구현을 위하여 게이트 리세스(gate-recess) 깊이에 따른 소자 특성이 시뮬레이션을 통하여 분석되었다. 전통적인 HEMT 구조, 3 nm의 두께를 갖는 게이트 리세스된 HEMT 구조, 게이트 영역에 AlGaN 층을 갖지 않는 HEMT 구조가 모사되었다. 전통적인 HEMT 구조는 노멀리 온(normally-on) 특성을 나타내었으며, 0 V의 게이트 전압 및 15 V의 드레인 전압 환경에서 0.35 A의 드레인 전류 특성을 나타내었다. 3 nm의 두께를 갖는 게이트 리세스된 HEMT 구조는 2DEG(2-dimensional electron gas) 채널의 전자 농도 감소로 인해, 같은 전압 인가 조건에서 0.15 A의 드레인 전류 값을 보였다. 게이트 영역에 AlGaN 층을 갖지 않는 HEMT 구조는 뚜렷한 노멀리 오프 동작을 나타내었으며, 0 V의 동작전압 값을 확인할 수 있었다.

• 한국정보처리학회논문지
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• 제2권4호
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• pp.603-610
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• 1995

본 논문에서는 함수 기능에서 로직 게이트 기능까지 시뮬레이션 가능한 고성능의 로직 시뮬레이터(HSIM) 개발에 대해서 논한다. 개발된 로직 시뮬레이터는 입력부, 시 뮬레이터 본체, 출력부로 구성되어 있으며, 입력부에는 네트 리스트 컴파일러, 부품 정보 컴파일러가 포함된다. 시뮬레이터 본체에는 시뮬레이션 속도를 높이기 위한 각종 기술과 시뮬레이터의 중심 부분인 시뮬레이션 엔진 등이 소속되어 있다. 출력부에는 시뮬레이션 결과를 분석하는 파형 분석기가 있다. 개발된 시뮬레이터 본체의 주요 특 징은 점진적 로더를 사용하여 컴파일된 부품 기능들을 시뮬레이션 엔진에서 직접 로드 하여 시뮬레이션을 수행한다. 이렇게 한 결과 기존의 유릿 딜레어 event-driven interpretive 시뮬레이터와 비교했을 때 55% 이상 속도가 빠른 효과적인 성능 향상을 달성했다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.220-228
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• 2001

새로운 마이크로프로세서의 설계, 최적화, 그리고 완성 후 어플리케이션의 작성 단계에서 칩의 명령어 집합 시뮬레이션은 필수적인 요소이다. 그러나, 기존의 시뮬레이션 툴들은 저 수준의 하드웨어 기술언어와 게이트 레벨 이하의 시뮬레이션으로 인해 시뮬레이터 구성과 실행 시에 상당한 시간적 지연을 초래하고 있다. 본 논문에서는 이러한 문제들을 해소하고 칩 제작과정에서 발생하는 잦은 설계 변경에 유연성 있게 대응할 수 있는 레지스터 전송 수준의 명령어 집합 시뮬레이터 생성기를 제안하며 그 설계 및 구현에 관해 기술한다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.28-28
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• 2001

능동제어형 전계방출 디스플레이의 전자공급원으로서 능동제어형 전계 에미터 어레이의 회로모델이 제안되었다. 능동제어형 전계 에미터 어레이는 전계방출을 안정화시키고 저전력구동을 위한 수소화 된 비정질 실리콘 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이로 구성되었고 같은 유리기판 위에 제작되었다. 비정질 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이의 전기적 특성으로부터 추출된 기본 모델 변수는 제안된 능동제어형 전계 에미터 어레이 회로모델에 입력되었고 SPICE 회로 시뮬레이터를 사용하여 특성을 분석하였다. 제작된 소자의 측정값과 DC 시뮬레이션 결과를 비교한 결과 두 값이 상당히 일치함으로써 등가회로 모델의 정확성을 확인하였다. 또한 제작된 소자의 transient 시뮬레이션 결과 전계 에미터 어레이의 게이트 커패시턴스와 TFT의 구동능력이 반응시간에 가장 크게 영향을 끼치고 있음을 확인하였다. 제작된 능동제어형 전계방출 에미터 어레이는 pulse width modulation으로 구동하는 경우 15㎲의 반응시간을 얻었고 이 값으로는 4bit/color의 계조(gray scale)표현이 가능하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.1124-1125
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• 2015

밴드-갭이 큰 반도체는 실리콘에 비하여 다양한 전기 물성 장점을 가져 고주파수 증폭 소자나 차세대 전력 반도체 소자로 각광을 받고 있다. 다양한 와이드 밴드-갭 반도체 중 AlGaN/GaN 이종접합 반도체는 채널의 높은 전도성과 높은 임계 전계로 인하여 우수한 전기적 특성을 가진다. 최근 발전된 수치해석 시뮬레이션을 이용하여 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT)의 설계연구를 진행하였다. AlGaN 장벽층의 두께가 증가할수록 채널의 전자 면 농도가 증가하도록 설계하였다. 또한 게이트 필드 플레이트 설계를 통하여 AlGaN/GaN HEMT의 역방향 전계 피크를 1개에서 2개로 증가시켜 항복전압을 368 V에서 최대 822 V로 개선하였다. 수렴문제를 개선한 수치해석 시뮬레이션은 RF power AlGaN/GaN HEMT의 설계에 유용하다.