• Journal of Navigation and Port Research
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• v.40 no.6
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• pp.421-430
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• 2016

In this study, a gate simulation model was developed to reduce the truck waiting time for trucking companies servicing container terminals. To verify the developed model, 4 weeks of truck gate-in/gate-out data was collected in December 2014 at the Port of Busan New Port. Also, the existing gate system was compared to the proposed gate system using the developed simulation model. The result showed that based on East gate-in, a maximum number of 50 waiting trucks with a maximum waiting time of 120 minutes. With the proposed system the maximum number of waiting trucks was 10 with a maximum waiting time of 5.3 minutes. Based on West gate-in, the maximum number of waiting trucks was 17 and the maximum waiting time was 34 minutes in the existing gate system. With the proposed system the maximum number of waiting trucks was 10 with a maximum waiting time of 5.3 minutes. Based on West gate-out, the maximum number of waiting trucks was 11 with a maximum waiting time of 5.5 minutes. With the proposed system the maximum number of waiting trucks was 9 with a maximum waiting time of 4.4 minutes. This developed model shows how many waiting trucks there are, depending on the gate-in/gate-out time of each truck. This system can be used to find optimal gate system operating standards by assuming and adjusting the gate-in/gate-out time of each truck in different situations.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.123-123
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• 2000

선폭이 초미세화됨에 따라 게이트 전극에서의 공핍 현상 및 불순물 확산의 물제를 갖는 poly-Si 게이트를 대체할 전극 물질로 텅스텐(W)이 많이 연구되어 왔다. 반도체 소자의 배선물질로 일찍부터 사용되어온 텅스텐은 내화성 금속의 일종으로 용융점이 높고, 저항이 낮다. 그러나, 일반적으로 사용되고 있는 CVD에 의한 텅스텐의 증착은 반응가스(WF6)로부터 오는 불소(F)의 게이트 산화막내로의 확산으로 인해 MOS 소자가 크게 열화될수 있다. 본 연구에서는 W/TiN 이중 게이트 전극 구조를 갖는 MOS 캐패시터를 제작하여 전기적 특성을 살펴보았다. P-Type (100) Si위에 RTP를 이용, 85$0^{\circ}C$에서 110 의 열산화막을 성장 및 POA를 수행한 후, 반응성 스퍼터링법에 의해 상온, 6mTorr, N2/Ar=1/6 sccm, 100W 조건에서 TiN 박막을 150, 300, 500 의 3그룹으로 증착하였다. 그 위에 LPCVD 방법으로 35$0^{\circ}C$, 0.7Torr, WF6/SiH4/H2=5/5~10/500sccm 조건에서 2000~3000 의 텅스텐을 증착하였다. Photolithography 공정 및 습식 에칭을 통해 200$\mu\textrm{m}$$\times$200$\mu\textrm{m}$ 크기의 W/TiN 복층 게이트 MOSC를 제작하였다. W/TiN 복측 게이트 소자와 비교분석하기 위해 같은 조건의 산화막을 이용한 알루미늄(Al) 게이트, 텅스텐 게이트 MOSC를 제작하였다. 35$0^{\circ}C$에서 증착된 텅스텐 박막은 10~11$\Omega$/ 의 면저항을 가졌고 미소한 W(110) peak값을 나타내는 것으로 보아 비정질 상태에 가까웠다. TiN 박막의 경우 120~130$\Omega$/ 의 면저항을 가졌고 TiN (200)의 peak 값이 크게 나타난 반면, TiN(111) peak가 미소하게 나타났다. TiN 박막의 두께와 WF/SiH4의 가스비를 변화시켜가며 제작된 MOS 캐패시터를 HF 및 QS C-V, I-V 그리고 FNT를 통한 전자주입 방법을 이용하여 TiN 박막의 불소에 대한 확산 방지막 역할을 살펴 보았다. W/TiN 게이트 MOS 소자는 모두 순수 텅스텐 게이트보다 우수하였고, Al 게이트와 유사한 전기적 특성을 보여주었다. W/TiN 게이트 MOS 소자는 모두 순수 텅스텐 게이트보다 우수하였고, Al 게이트와 유사한 전기적 특성을 보여주었다. TiN 박막이 300 , 500 이고 WF6/SiH4의 가스비가 5:10인 경우 소자 특성이 우수하였으나, 5:5의 경우에는 FNT 전자주입 특성이 열화되기 시작하였다. 그리고, TiN박막의 두께가 150 으로 얇아질 경우에는 WF6/SiH4의 가스비가 5:10인 경우에서도 소자 특성이 열화되기 시작하였다. W/TiN 복층 게이트 MOS 캐패시터를 제작하여 전기적인 특성 분석결과, 순수 텅스텐 게이트 소자의 큰 저전계 누설 전류 특성을 해결할 수 있었으며, 불소확산에 영향을 주는 조건이 WF6/SiH4의 가스비에 크게 의존됨을 알 수 있었다. TiN 박막의 증착 공정이 최적화 될 경우, 0.1$\mu\textrm{m}$이하의 초미세소자용 게이트 전극으로서 텅스텐의 사용이 가능할 것으로 보여진다.

• Proceedings of the KIPE Conference
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• 1998.07a
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• pp.444-446
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• 1998

Pspice을 사용하여 IGBT의 게이트 드라이브의 동작과 시스템의 단락에 의한 Fault 발생시 IGBT를 보호하기 위해서 밀러 효과에 의한 전류를 게이트 저항을 통하지 않고 이미터로 흐르게 하여 게이트 전압의 상승을 줄여주는 방법을 제안하고 게이트 전압을 낮게 클램핑하는 방법과 비교하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• Journal of Advanced Navigation Technology
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• v.16 no.1
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• pp.62-69
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• 2012

Multiple-control Toffoli(MCT) gates are macro-level multiple-valued gates needing quantum technology dependent primitive gates, and have been used in Galois Field sum-of-product (GFSOP) based synthesis of quantum logic circuit. Reversible logic is very important in quantum computing for low-power circuit design. This paper presents a reversible GF4 multiplier at first, and GF4 multiplier based quaternary MCT gate realization is also proposed. In the comparisons of MCT gate realization, we show the proposed MCT gate can reduce considerably primitive gates and delays in contrast to the composite one of the smaller MCT gates in proportion to the multiple-control input increase.

• Proceedings of the KIEE Conference
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• 2004.11c
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• pp.274-276
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• 2004

홈네트워크를 구현해 가정에 서비스를 전달하기 위해서는 가정내의 홈네트워크 환경, 서비스를 가정까지 전달해주는 외부의 네트워크 환경, 그리고 다양한 서비스 및 콘텐츠의 제공 둥이 필요하다. 다양한 통신망의 변혁 속에서 홈네트워크는 이용자가 직접 통신망에 접속하여 각종 통신망 서비스를 이용하는 정보인프라의 최종단으로 위치하고, 사람의 순환계에 있어서 실핏줄과 같은 역할을 담당하는 부분이며, 홈게이트웨이는 이를 투명하게 전달, 중재하는 핵심역할을 담당한다. 따라서 홈게이트웨이 기능의 변화, 시장 전개 시나리오와 서비스 발전에 따른 홈게이트웨이의 진화 전망을 통하여 홈게이트웨이 업체의 주도권 전망을 분석하였다.

• Journal of the Korean Vacuum Society
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• v.4 no.1
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• pp.18-25
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• 1995

건식, 습식, 건식/습식 산화분위기로 성장한 게이트 산화막 위에 AI, 인 도핑된 다결정시리콘, 비정질 실리콘/인 도핑된 다결정 실리콘을 증착하여 제작한 금속-산화물-반도체(metal-oxide-semiconductor:MOS)의 전기적 특성을 순간 절연파괴(TZDB), 정전용량-전압(C-V)과 경시절연파괴(TDDB)로 평가하였다. AI 게이트에서 습식산화막과 건식산화막의 평균 파괴전계는 각각 9.0MV/cm, 7.7MV/cm이였고, 습식산화막의 평균 파괴전계가 8.4MV/cm 이였으며, AI 게이트보다 0.6MV/cm 정도 낮았다. 이것은 다결정 실리콘/습식산화막 계면에서 인(phosphorus) 확산으로 다결정 실리콘의 grain 성장과 산화막의 migration에 의한 roughness 증가에 기인한다. 그러나 다결정 실리콘/건식산화막 계면에서 roughness 증가는 없었다. 다결정 실리콘 게이트에서는 건식/습식 산화막이 건식산화막과 습식산화막보다 평균 파괴전계와 절연파괴전하(QBD)가 높았다. 또한 다결정/비정질 실리콘 게이트에서는 습식산화막의 평균 파괴전계가 8.8MV/cm이였으며, 다결정 실리콘 게이트에서보다 0.4MV/cm 정도 높았다. 다결정/비정질 실리콘 구조는 앞으로 VLSI 적용에 있어서 게이트 전극으로 매우 유용할 것이다.

• Proceedings of the KAIS Fall Conference
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• 2010.11a
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• pp.251-254
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• 2010

게이트는 사람의 걸음걸이 특성을 나타내는 용어로, 게이트 인식의 경우 원 거리에서 획득한 정보만으로도 개개인을 인지할 수 있는 장점을 갖고 있다. 지문 인식이나 홍채 인식과 같은 기존의 생체 인식 방법은 사용자로 하여금 정보 제공을 위해 직접적인 접촉이나 근접 촬영 등 불편한 행위가 수반되어야 하는 반면, 게이트 인식은 이와 같은 단점이 없기 때문에 새로운 생체 인식 방법으로 많은 연구가 진행되고 있다. 그러나 게이트 인식의 경우 한 개인 간에도 내외부적인 요인에 의한 변화가 크기때문에 단순한 형태 특징만으로는 높은 인식 성능을 기대하기가 어렵다. 본 논문에서는 게이트 인식을 위해 단순한 형태 특징이 아닌 게이트 영상 시퀀스의 움직임에 대한 정보를 이용하기 위한 방안을 제안하고자 한다. 이를 위해 Shape Sequence를 도입하고 게이트 인식에 적용할 수 있는 방법을 제시한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10c
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• pp.145-147
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• 2004

디지털 홈 서비스에서 댁내장치 원격관리 서비스는 주요 서비스 중 하나이다. 댁내장치 원격관리 서비스 구현에 있어서 홈 게이트웨이는 댁내와 댁외를 연결시켜주는 역할을 담당한다. 이러한 홈 게이트웨이 제작에 사용되는 플랫폼은 각 제조사 별로 다를 뿐만 아니라 그 버전에 따라서 상이할 경우도 많다. 이렇게 다양한 플랫폼을 가지는 홈 게이트웨이 때문에 홈 게이트웨이 관리 자체도 어려울 뿐만 아니라 홈 게이트웨이에 연결된 댁내장치에 대한 제어와 관리원격관리를 통합 관리하는 것은 더욱 어려운 상황이다. 본 논문에서는 다양한 홈 게이트웨이 환경에서 각각의 게이트웨이에 연결된 댁내장지를 원격에서 웹 서비스 기술들을 응용해서 하나의 일관된 방식으로 관리 및 제어할 수 있는 방법의 구현을 소개한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.765-768
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 산화막의 두께를 다르게 제작할 수 있어 문턱전압이하 영역에서 전류를 제어할 수 있는 요소가 증가하는 장점이 있다. 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심을 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였다. 이때 전하분포는 가우스분포함수를 이용하였다. 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰한 결과, 문턱전압은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 채널길이 및 채널두께의 절대값보다 비에 따라 문턱전압이 변하였으며 전도중심이 상단 게이트로 이동할 때 문턱전압은 증가하였다. 또한 분포편차보단 이온주입범위에 따라 문턱전압 및 전도중심이 크게 변화하였다.