• 한국산학기술학회논문지
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• 제11권2호
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• pp.485-490
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• 2010

본 논문에서는 버팅 콘택(butting contact) 구조를 갖는 DDI DRAM소자의 감지 증폭기의 입력 게이트 단의 모든 기생 성분을 포함한 등가 회로를 제안 하였다. 제안한 모델을 이용하여 기생 쇼트키 다이오드가 감지 증폭기 동작에 어떤 영향을 미치는지 분석하였다. 각각의 불량 가능성에 대해 감지 증폭기가 어떻게 동작하는지 분석하여 단측 불량 특성의 원인을 규명하였다. DDI DRAM에서 단측 불량 원인과 불량률의 온도 의존성은 감지 증폭기의 입력 게이트 단에 형성된 기생 쇼트키 다이오드 형성에 기인한 것으로 판단된다. 이러한 기생 쇼트키 다이오드는 게이트 입력에 기생 전압 강하를 야기하게 되고 결국 감지 증폭기의 노이즈 마진을 감소시켜 단측 불량률을 증가시킨다.

• 한국전자통신학회논문지
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• 제18권5호
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• pp.777-784
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• 2023

감지 증폭기는 메모리 설계에 필수적인 주변 회로로서, 작은 차동 입력 신호를 감지하여 디지털 신호로 증폭하기 위해 사용된다. 본 논문에서는 인 메모리 컴퓨팅 회로에서 활용 가능한 고속 감지 증폭기를 제안하였다. 제안하는 회로는 추가적인 방전 경로를 제공하는 트랜지스터 Mtail을 통해 감지 지연 시간을 감소시키고, m-GDI(:modified Gate Diffusion Input)를 적용하여 감지 증폭기의 회로 성능을 개선하였다. 기존 구조와 비교했을 때 감지 지연 시간은 16.82% 감소하였으며, PDP(: Power Delay Product)는 17.23%, EDP(: Energy Delay Product)은 31.1%가 감소하는 결과를 보였다. 제안하는 회로는 TSMC의 65nm CMOS 공정을 사용하여 구현하였으며 SPECTRE 시뮬레이션을 통해 본 연구의 타당성을 검증하였다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.56-62
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• 2002

문턱전압 스윙 드라이버(threshold voltage swing driver)와 이중 감지 증폭기 리시버(dual sense amplifier receiver)를 가진 새로군 고속 저전압 스윙 온 칩 버스 (on-chip BUS)를 제안하였다. 문턱전압 스윙 드라이버는 버스에서의 전압상승 시간을 CMOS 인버터(inverter) 드라이버에서의 약 30% 이내로 줄여주고, 이중 감지 증폭기 리시버는 감지 증폭기 리시버를 사용하는 기존의 저전압 스윙 버스들의 데이터 전송량을 두 배 향상시켜 준다. 문턱전압 스윙 드라이버와 이중 감지 증폭기 리시버를 모두 사용할 경우, 온 칩 버스에서 사용하는 기존의 CMOS 인버터와 비교하여 제안된 방식은 약 60%의 속도 증가와 75%의 소모전력 감소를 얻는다.

• 대한전자공학회논문지SD
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• 제38권11호
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• pp.821-827
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• 2001

새로운 저전력 전하 재활용 롬(charge recycling ROM) 구조를 제안하였다. 전하 재활용 롬은 전력 소모를 줄이기 위하여 전체 롬에서의 소모전력의 약90%를 소모하는 비트라인(bit line)에 전하 재활용 방식을 사용한 롬이다. 제안된 방식을 사용하였을 경우, 비트라인의 수가 무한이 많고 감지 증폭기(sense amplifier)가 무한히 미세한 전압차를 감지할 수 있다면, 롬의 비트라인은 전력을 거의 소모하지 않는다. 그러나, 실제 존재하는 감지 증폭기는 매우 작은 전압차를 감지할 수 없기 때문에, 롬에서의 전력 감소량은 제한된다. 모의 실험 결과는 전하 재활용 롬이 기존의 저 전력 콘택트 프로그래밍 롬(contact programming ROM)의 13% ∼ 78% 전력만을 소모함을 보여준다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.1-9
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• 2009

본 논문에서는 MOS 트랜지스터가 FN 스트레스에 의해 문턱전압이 이동하는 현상을 이용하여 비교기 회로의 옵셋을 제거하는 방법을 소개하고, 이를 비교기 회로의 성능개선에 적용해 보인 결과를 보인다. 옵셋이 성능을 저하시키는 대표적인 회로인 DRAM의 비트라인 감지증폭기에 적용하여 옵셋을 제거하는 방법을 설명하고, 테스트 회로를 제작 및 측정하는 실험을 통해서 이를 검증한다. 본 방식은 래치구조가 포함된 모든 형태의 비교기에 적용가능하며, 스트레스-패킷이라고 명명한 형태의 스트레스 바이어스 시퀀스를 통해 다양한 초기 옵셋값을 가지는 많은 숫자의 비교기가 동시에 거의 제로 옵셋으로 수렴할 수 있음을 보인다. 또한 이 방법을 비교기 회로에 적용하는데 있어서 고려해야 할 몇 가지 신뢰도 조건에 대해서도 고찰한다.

• 한국전자통신학회논문지
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• 제7권2호
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• pp.221-226
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• 2012

본 논문에서는 광대역 (400 MHz~2000 MHz) 2단 증폭단을 설계, 제작 및 측정하였다. 제안한 증폭단은 새로운 구조의 이득제어 방식을 적용하여 고이득, 저잡음지수 및 높은 선형성 특성을 구현하였다. 증폭단은 공통 에미터 구조의 초단 증폭기 및 캐스코드 구조의 가변이득 증폭기. 입력신호의 크기를 감지하는 전력감지회로로 구성하였다. 제안한 증폭단은 설계 대역에서 전체이득 29 dB~37 dB, 잡음지수 1.5 dB을 나타내었고, 강전계 입력 조건에서 전력감지회로에서 발생되는 제어전압 2.0V인 조건에서 3차 상호변조 왜곡 신호의 크기는 측정 장비의 잡음레벨 보다 낮은 특성을 나타내어 높은 선형성 특성을 나타내었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.477-478
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• 2007

본 논문에서는 압력 온도 센서를 이용하여 수면자의 수면상태를 인식하고 이를 감지할 수 있는 수면상태 감지 시스템을 제안하였다. 기존의 수면상태를 측정하는 방법에 있어 문제점으로 들 수 있는 고가의 장비, 측정의 불편 등을 해소하기 위해 사용이 간단한 Straingage 타입의 압력센서와 프로브 타입의 온도센서를 이용하여 저비용의 효율적인 시스템을 구현 하였고, 수면 매트에 실세 적용하여 그 유효성을 평가하였다. 제안된 시스템은 압력 온도센서를 이용해 수면 매트부, 센싱데이터를 감지 수집하여 수신된 데이터를 증폭하는 수면상태 감지정보 시스템부로 구성되었다. 시스템 구축을 위해 먼저, 수면 매트부는 비접촉 방식의 압력 온도 센서를 사용하였고, 수면상태 감지정보 시스템부는 미세한 변화를 보이는 데이터를 차등 증폭기 원리를 이용하여 증폭하였다. 센서가 수면자에 의해 변환할 때 발생되는 아날로그 신호를 검출 증폭한 후 감지하는 시스템이다. 본 연구에서 세안한 수면상태 감지 시스템을 이용하여 개인생환 습관인 수면시간을 실시간으로 감지하고 데이터화하여 수면자의 수면 상태를 파악하여 건강한 수면을 위한 방법을 권고할 수 있다. 향후 감지된 데이터를 이용해 실시간으로 가족들의 수면상태를 알릴 수 있는 헬스케어 모바일 응용 서비스로도 활용이 기대된다.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.89-93
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• 2007

본 논문은 3.3V, $0.35{\mu}m$ CMOS 기술을 이용하여 I/O 인터페이스를 설계, 검증하였다. LVDS (low-voltage differential signaling)는 차동전송 방식과 저 전압의 스윙으로 저 전력 고속의 데이터를 전송할 수 있다. 본 논문은 기존의 차동증폭기나 감지 증폭기를 사용한 LVDS와 달리 telescopic 증폭기를 이용하여 2.3 Gbps의 빠른 전송속도를 갖는 LVDS 고속 인터페이스를 구현하였다. LVDS의 표준을 모두 충족하였고 25.5mW의 전력소모를 갖는다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.433-436
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• 1998

Hot carrier induceed the performance degradation of sense amplifier circuit in DRAM has been measured and analyzed using 0.8.mu.m CMOS process. Simulation and experimental results show that the degradation of the MOS devices affects the decrease of the half-Vcc, voltage gain and the increase of the sensing voltage gain and the increase of the sensing voltage. The dominant degradation mechanism is the capacitance imblance in the bit-line pair. We carried out the spice simulation to investigate the degradation of the sense amplifier circuit.

• 전기전자학회논문지
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• 제20권2호
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• pp.167-170
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• 2016

정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 ($T_{SAE}$)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay ($RBL_{conv}$)구조 및 $T_{SAE}$ 변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 $6{\sigma}$를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, $RBL_{conv}$ 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.