• Journal of Photoscience
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• 제9권2호
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• pp.9-12
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• 2002

Circadian rhythms can be seen in a variety of physiological functions in insects. Light is a powerful zeitgeber not only synchronizing but also modulating the rhythm to adjust insect's temporal structure to seasonal changes in the environmental cycle. There are two general effects of the length of light phase within 24 hr light cycles on the circadian rhythms, i.e., the modulation of free-running period and the waveform. Since the photoperiodic modulation of the free-running period is induced even in the clock mutant flies, per$\^$s/, the free-running period is not fully determined genetically. In crickets, the ratio of activity (a) and rest phase (p) under the constant darkness (DD) is clearly dependent on the photoperiod under which they have been kept. When experienced the longer photoperiod it becomes smaller. The magnitude of change in a/p-ratio is dependent on the number of cycles they experienced. The neuronal activity of the optic lobe in DD shows the a/p-ratio changing with the preceding photoperiod. These data suggest that a single circadian pacemaker stores and maintains the photoperiodic information and that there is a system that accumulates the effects of single photoperiod to cause greater effects.

• 한국정보통신학회논문지
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• 제4권2호
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• pp.417-426
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• 2000

본 논문에서는 송신기의 전력효율을 고려하여 C급 전력증폭기를 사용함에 있어서 기존의 대역제한된 BPSK 변조의 경우 증폭기의 비선형성으로 인해 출력 스펙트럼의 측대파가 증폭기를 통과하기 전보다 증가되는 현상이 발생하는데 이를 줄여주기 위해 일정 진폭특성을 갖는 CE-CPSK변조 직접대역확산 송수신기를 제안하였다. 직접대역확산 수신기의 동기 추적루프의 성능을 분석하기 위해 두경로 레일리 페이딩 채널로 모델링하였다. 동기추적 장치는 아날로그 지연동기루프의 단점인 조, 만 간의 이득 불균형을 개선한 디지털 지연동기루프로 구현하였다. 동기 추적 과정인 디지털 지연동기 루프의 성능은 칩당 샘플링의 수가 증가할수록 신호 대잡음비가 증가할수록 전압 제어 발진기의 최대주파수 편차가 작을수록 좋아짐을 볼 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권4호
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• pp.267-273
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• 2007

A fractional-N frequency synthesizer supports quadruple bands and multiple standards for mobile broadcasting systems. A novel linearized coarse tuned VCO adopting a pseudo-exponential capacitor bank structure is proposed to cover the wide bandwidth of 65%. The proposed technique successfully reduces the variations of KVCO and per-code frequency step by 3.2 and 2.7 times, respectively. For the divider and prescaler circuits, TSPC (true single-phase clock) logic is extensively utilized for high speed operation, low power consumption, and small silicon area. Implemented in $0.18-{\mu}m$ CMOS, the PLL covers $154{\sim}303$ MHz (VHF-III), $462{\sim}911$ MHz (UHF), and $1441{\sim}1887$ MHz (L1, L2) with two VCO's while dissipating 23 mA from 1.8 V supply. The integrated phase noise is 0.598 and 0.812 degree for the integer-N and fractional-N modes, respectively, at 750 MHz output frequency. The in-band noise at 10 kHz offset is -96 dBc/Hz for the integer-N mode and degraded only by 3 dB for the fractional-N mode.

• 한국산학기술학회논문지
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• 제13권9호
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• pp.4159-4164
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• 2012

본 논문에서는 암호통신을 위한 전압 제어형 카오스 신호 발생회로를 설계하였다. 제안하는 회로는 3개의 MOS 소자로 이루어지는 비선형 함수 블록과 소스 팔로워를 버퍼로 하는 이산형 카오스 신호 발생회로로, 비겹침 2상 클럭으로 구동되며, 2개의 제어전압 단자를 가진다. 제안된 회로는 SPICE 모의실험을 통하여 시간특성, 주파수특성 및 분기도 등의 여러 가지 카오스 다이내믹스가 생성됨을 확인하였다.

• Journal of Biosystems Engineering
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• 제15권2호
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• pp.134-142
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• 1990

This study was carried out for the development of greenhouse temperature control system by modifying an APPLE-II microcomputer attached with several interface systems. The interface systems are composed of 12 bit A/D converter, output port, multiplexer, time clock, etc. Under the operation of developed system, the greenhouse temperature was to be manipulated within the setting temperatures assumed to be appropriate for certain plant growth. The temperature control equimpents installed in the greenhouse are one-speed propeller type fan and two-phase electric heater, which are selectively started or stopped according to the control logic programmed in the control system. The results are summarized as follows : 1. The difference between two temperatures measured by the developed system and the self-recording thermometer calibrated with standard thermometer was less than $1^{\circ}C$. 2. When the temperature were measurd by 12 bit A/D converter and both electric heater and ventilation fan were controlled by developed ON/OFF logic, greenhouse temperature showed narrow fluctuation bands of less than $1^{\circ}C$ near the setting temperatures. 3. The temperature acquisition and control system developed in this study is expected to be applicable to environment control system such as greenhouse only by modifying the logic based on long term experimental data. 4. In order to reduce the measurement error and to increase the system control efficiency, it is recommended that continuous study should be carried out in the aspect of eliminating various systematic noises and improving the environmental control logic.

• 대한전자공학회논문지
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• 제27권2호
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• pp.144-150
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• 1990

본 논문에서는 레딕스(radix)-2 FFT 알고리듬에 이용하였던 완전 셔플(shuffle)을 확장하여 새로이 얻은 이중 와전 셔플을 적용하여 레딕스-4 FFT 프로세서를 설계하였다. 이 FFT 프로세서는 버터플라이 연산 회로, 입, 출력값과 계수의 번지 발생기, 입, 출력값을 일시 저장하는 레지스터와 제어회로로 구성된다. 또한 입, 출력값과 계수를 저장하기 위해 외부 RAM과 ROM을 필요로 한다. 버터플라이 회로는 12개의 곱셈기와 덧셈기, 뺄셈기, 딜레이 시프트 레지스터(delay shift register)로 되어 있다. 25MHz two phase 클럭으로 동작하는 이 프로세서는 256-절 FFT를 6168 클럭, 즉 247 us 에 계산을 하며 또한, 사용자가 4, 16, 64, 256- 점까지 임의의 점을 선택할 수 있는 유연성을 갖는다. 그리고 2-um 이중 메탈 CMOS 공정을 이용하여 28000 여개의 트랜지스터와 55개의 패트를 $8.0{\times}8.2mm^2$면적에 설계할 수 있었다.

• 인지과학
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• 제27권4호
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• pp.501-539
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• 2016

인간 정신은 외상 자극에 역동적으로 반응하여 다차원적 위계를 따라 진화적으로 발전하는 시스템이다. 평형상태에서 일원화되어 있는 정신 내에 외상 자극이 유입되면 그에 반대 쌍이 되는 반응 극성이 형성되어 이원화된다. 그 반대 쌍 사이에 초월적 상호작용이 일어나면 상위 차원에 제3의 극성이 출현하게 되어 정신은 삼위구조로 변형된다. 삼위 구조화된 정신에서는 비평형 상태가 극대화되어 가소성이 최대화됨에 따라 삼위 요인이 같은 기능을 하게 되는 동기화가 가능해지며 이로 인해 정신은 상위차원에서 다시 일원화된다. 만약 정신이 또 다시 새로운 자극을 받아들이게 되면 정신은 위의 위계적 변형과정을 따라 성장하게 된다. 이를 정신의 기본삼위체계의 동기화를 통한 순환적 성장과정이라 한다. 이번 이론 연구에서는 이 개념을 외상 후 성장 과정에 적용하여 외상 후 성장 시계를 제안하였다. 외상 후 성장 시계는 7개의 위계적 단계로 구성되어있으며 처음 6개의 단계들은 충격 대 마비, 공포 대 침습, 편집 대 회피, 강박 대 폭발, 불안 대 우울, 허무 대 의미추구 단계 등의 12분기로 구성되어 있고 마지막 7번째 단계에서는 이들 모든 단계들의 기능들이 동기화되는 거대 동기화 단계가 나타나게 된다. 거대 동기화 단계에서는 이전의 6 단계들로 구성된 개인 내의 생리-사회-실존 차원들 뿐 아니라 자아와 타아도 동기화를 통해 일원화됨으로써 자신의 외상경험 뿐 아니라 타인의 고통도 자신의 실제적 외상경험으로 작용하게 되어 정신은 상위 차원에서 또 다른 성장과정을 반복한다. 이 논문에서 제안된 외상 후 성장 시계의 변형과정에 대한 타당성을 Horowitz의 외상반응과정과 비교하여 논의하였다.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1250-1259
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• 2012

본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

• 전자공학회논문지SC
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• 제44권1호
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• pp.74-84
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• 2007

본 논문에서는 기존의 DLL 지연 시간 잠금 범위를 확장하기 위해 새로운 이중 루프 DLL을 제안하였다. 제안한 DLL은 Coarse_loop와 Fine_loop를 포함하고 있으며, 와부 클럭과 2개의 내부 클럭 사이의 초기 시간차를 비교하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부 클럭은 VCDL의 중간 출력 클럭과 최종 출력 클럭이며 두 클럭의 위상차는 $180^{\circ}$이다. 제안한 DLL은 일반적인 잠금 범위 밖에 있을 경우 Coarse_loop를 선택하여 잠금 범위 안으로 이전 시킨 후 Fine_loop에 의하여 잠금 상태가 일어난다. 따라서 제안한 DLL은 harmonic lock이 일어나지 않는 한 항상 안정적으로 잠금 과정이 일어날 수 있게 된다. 제안한 DLL이 사용하는 VCDL은 두 개의 제어 전압을 받아 지연 시간을 조절함으로 일반적인 다 적층 currentstarved 형태의 인버터 대신에 TG 트랜지스터를 이용하는 인버터를 사용하여 지연 셀을 구성하였다. 새로운 VCDL은 종래의 VCDL에 비하여 지연시간 범위가 더욱 확장되었으며, 따라서 제안한 DLL의 잠금 범위는 기존의 DLL의 잠금 범위보다 2배 이상 확장되었다. 본 논문에서 제안한 DLL 회로는 0.18um, 1.8V TSMC CMOS 라이브러리를 기본으로 하여 설계, 시뮬레이션 및 검증하였으며 동작 주파수 범위가 100MHz${\sim}$1GHz이다. 또한, 1GHz에서 제안한 DLL의 잠금 상태에서의 최대 위상 오차는 11.2ps로 높은 해상도를 가졌으며, 이때 소비 전력은 11.5mW로 측정되었다.