• JSTS:Journal of Semiconductor Technology and Science
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• 제1권2호
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• pp.103-110
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• 2001

Gate oxide scaling for sub-l00nm CMOS devices has been studied. Issues on the gate oxide scaling are reviewed, which are boron penetration, reliability, and direct tunneling leakage currents. Reliability of Sub-2.0nm oxides and the device performance degradation due to boron penetration are investigated. Especially, the effect of gate leakage currents on the transistor characteristics is studied. As a result, it is proposed that thinner oxides than previous expectations may be usable as scaling proceeds. Based on the gate oxide thickness optimization process we have established, high performance CMOS transistors of $L_{gate}=70nm$ and $T_{ox}=1.4nm$ were fabricated, which showed excellent current drives of $860\mu\textrm{A}/\mu\textrm{m}$ (NMOS) and $350\mu\textrm{A}/\mu\textrm{m}$ (PMOS) at $I_{off}=10\mu\textrm{A}/\mu\textrm{m}$ and $V_dd=1.2V$, and CV/I of 1.60ps (NMOS) and 3.32ps(PMOS).

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.339-339
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• 2010

The metallic nanoparticles (Pt, Au, Ag. Cu, etc.) supported on ceria-titania mixed oxide exhibit a high catalytic activity for the water gas shift reaction ($H_2O\;+\;CO\;{\leftrightarrow}\;H_2\;+\;CO_2$) and the CO oxidation ($O_2\;+\;2CO\;{\leftrightarrow}\;2CO_2$). It has been speculated that the high catalytic activity is related to the easy exchange of the oxidation states of ceria ($Ce^{3+}$ and $Ce^{4+}$) on titania, but very little is known about the ceria titanium interaction, the growth mode of metal on ceria titania complex, and the reaction mechanism. In this work, the growth of $CeO_x$ and Au/$CeO_x$ on rutile $TiO_2$(110) have been investigated by Scanning Tunneling Microscopy (STM), Photoelectron Spectroscopy (PES), and DFT calculation. In the $CeO_x/TiO_2$(110) systems, the titania substrate imposes on the ceria nanoparticles non-typical coordination modes, favoring a $Ce^{3+}$ oxidation state and enhancing their chemical activity. The deposition of metal on a $CeO_x/TiO_2$(110) substrate generates much smaller nanoparticles with an extremely high activity. We proposed a mechanism that there is a strong coupling of the chemical properties of the admetal and the mixed-metal oxide: The adsorption and dissociation of water probably take place on the oxide, CO adsorbs on the admetal nanoparticles, and all subsequent reaction steps occur at the oxide-admetal interface.

• 한국자기학회지
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• 제22권4호
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• pp.147-156
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• 2012

최근 들어 박막의 원자층 두께를 정밀하게 제어하는 여러 가지 박막 성장 방법에 관한 관심이 높다. 그 중에서 원자층 두께를 조절할 수 있는 PLD 방법은 매우 폭넓은 관심을 받고 있다. 우리는 기존의 PLD 방법과 Reflection high energy electron diffraction(RHEED)을 이용하여 원자층 제어 PLD 방법을 구현하였다. 이러한 방법을 이용하여 산화물에서의 원자층 두께를 정밀하게 제어하는 방법에 관한 실험을 수행하였다. 이와 같은 실험방법이 가지는 다양한 조건을 제어하여 최소한의 결함을 가지고 결정의 화학적 조성에 근접하는 고품질의 박막을 구축하여 이를 바탕으로 다양한 실험을 수행하였다. 본 논문에서는 최근 이러한 박막을 이용한 우리의 실험결과와 타 그룹의 실험 동향을 정리하여 보았다.

• Transactions on Electrical and Electronic Materials
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• 제18권4호
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• pp.225-228
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• 2017

In this study, zinc tin oxide (ZTO) films were prepared on indium tin oxide (ITO) glasses and annealed at different temperatures under vacuum to investigate the correlation between the Ohmic/Schottky contacts, electrical properties, and bonding structures with respect to the annealing temperatures. The ZTO film annealed at $150^{\circ}C$ exhibited an amorphous structure because of the electron-hole recombination effect, and the current of the ZTO film annealed at $150^{\circ}C$ was less than that of the other films because of the potential barrier effect at the Schottky contact. The drift current as charge carriers was similar to the leakage current in a transparent thin-film device, but the diffusion current related to the Schottky barrier leads to the decrease in the leakage current. The direction of the diffusion current was opposite to that of the drift current resulting in a two-fold enhancement of the cut-off effect of leakage drift current due to the diffusion current, and improved performance of the device with the Schottky barrier. Hence, the thin film with an amorphous structure easily becomes a Schottky contact.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1999년도 추계학술발표강연 및 논문개요집
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• pp.30-30
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• 1999

No Abstract.see full/text

• EDISON SW 활용 경진대회 논문집
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• 제4회(2015년)
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• pp.350-353
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• 2015

최근 에너지 효율과 소형화측면에서 한계를 보이는 Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET)을 대체할 수 있는 소자로 Tunneling FET(TFET)이 주목받고 있다. 본 논문에서는 탄소나노튜브(Carbon Nanotube, CNT) TFET을 시뮬레이션하여 전자회로의 기본 단위인 인버터(Inverter)를 설계한다. 설계한 인버터의 성능을 CNT-MOSFET 인버터와 비교하여 저전력 디지털 회로로써의 가능성을 확인한다.

• 대한전자공학회논문지
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• 제27권4호
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• pp.541-546
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• 1990

The current conduction and dielectric breakdown properties of oxide grown on phosphorous-doped polysilicon have been investigated by means of the ramped I-V measurements. The effective barrier heights of polyoxide grown by different silicon deposition and oxidation conditions were calculated from the Fowler-Nordheim tunneling characteristic. The average critical fields were also obtained for each film. From the results, the high temperature oxided polyoxide grown on amorphous silicon film shows superior electrical characteristics comparing to the other films.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.1-8
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• 2004

두께가 3nm인 게이트 산화막을 사용한 n-MOSFET에 정전압 스트레스를 가하였을 때 관찰되는 SILC 및 soft breakdown 열화 및 이러한 열화가 소자 특성에 미치는 영향에 대해 실험하였다. 열화 현상은 인가되는 게이트 전압의 극성에 따라 그 특성이 다르게 나타났다. 게이트 전압이 (-)일 때 열화는 계면 및 산화막내 전하 결함에 의해 발생되었지만, 게이트 전압이 (＋)일 때는 열화는 주로 계면 결함에 의해 발생되었다. 또한 이러한 결함의 생성은 Si-H 결합의 파괴에 의해 발생할 수 있다는 것을 중수소 열처리 및 추가 수소 열처리 실험으로부터 발견하였다. OFF 전류 및 여러 가지 MOSFET의 전기적 특성의 변화는 관찰된 결함 전하(charge-trapping)의 생성과 직접적인 관련이 있다. 그러므로 실험 결과들로부터 게이트 산화막으로 터널링되는 전자나 정공에 의한 Si 및 O의 결합 파괴가 게이트 산화막 열화의 원인이 된다고 판단된다. 이러한 물리적 해석은 기존의 Anode-Hole Injection 모델과 Hydrogen-Released 모델의 내용을 모두 포함하게 된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.40-43
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• 2000

The electrons and holes trapped in the tunneling oxide and interface-states generated in the Si/SiO$_2$ interface during program/erase (P/E) operations are known to cause reliability problems which can deteriorate the cell performance and cause the V$_{th}$ window close. This deterioration is caused by the accumulation of electrons and holes trapped in the oxide near the drain and source side after each P/E cycle. we propose three new erase schemes to improve the cell's endurance characteristics: (1)adding a Reverse soft program cycle after the source erase operation, (2)adding a detrapping cycle after the source erase operation, (3)adding a convergence cycle after the source erase operation. (3) is the most effective performance among the three erase schemes have been implemented and shown to significantly reduce the V$_{th}$ window close problem. And we are able to design the reliable periperal circuit of flash memory by using the (3).(3).

• 전자공학회논문지T
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• 제36T권1호
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• pp.13-18
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• 1999

본 논문은 서로 두께가 다른 실리콘 산화막의 스트레스 바이어스에 의한 트랩밀도를 조사하였다. 스트레스 바이어스에 의한 트랩밀도는 인가 시간 동안의 전류와 인가 후의 전류로 구성되어 있다. 인가 시간 동안의 트랩밀도는 직류 전류로 구성되었으며 인가 후의 트랩 밀도는 계면에서 트랩의 충전과 방전에 의한 터널링에 희해 야기되었다. 스트레스 인가 동안의 트랩밀도는 산화막 두께의 한계를 평가하는데 사용되며 스트레스 인가 후의 트랩밀도는 비휘발성 기억소자의 데이터 유지 특성을 평가하는데 사용된다.