• 한국발생생물학회지:발생과생식
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• 제7권1호
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• pp.1-7
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• 2003

사람을 비롯한 대부분의 동물들은 주변 환경의 영향을 받아 주기적인 생활을 영위하고 있다. 지구의 자전 및 공전으로 그리고 국소적으로 발생되는 주기적인 변화는 생명체의 행동으로 뚜렷하게 표출된다. 이러한 환경의 주기적인 변화는 오랜 기간의 진화과정을 통하여 생명체 내의 유전자로 각인되었으며, 이 유전자들은 발생 과정을 포함하는 성장 과정에서 리듬으로 발현된다. 환경의 변화는 결국 유전자로 정착하여 생체 시계로서 작용하며, 시상하부의 시신경교차상핵(suprachiasmatic nucleus, SCN)이 유력한 해부학적 위치이다. 따라서 생체 시계는 지구상에 살고 있는 생명체의 각종 리듬을 지배하여, 출생 및 사망, 수명, 행동, 생리, 세포 분열, 생화학적 반응 등등에 영향을 미친다. 리듬은 서서히 변화하는 환경의 변화에 맞도록 재조정된다. 생체 시계는 규칙적인 환경 변화를 예측하고 이에 미리 대비하게 하는 장점을 지니고 있다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.899-905
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• 2017

본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 $9.26ps_{p-p}$이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 $400{\times}470{\mu}m^2$와 6.49mW이다.

• 전기전자학회논문지
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• 제17권4호
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• pp.537-543
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• 2013

본 논문에서는 불연속 주파수 변조 기법을 사용하는 낮은 EMI 분산 스펙트럼 클록 발생기 (SSCG)를 제안한다. 제안된 SSCG는 높은 변조폭을 갖는 삼각 주파수 변조 기법을 사용한다. SSCG의 최대 시간 구간 오차 (MTIE)가 제한 기준을 넘어서면 SSCG의 출력 주파수가 분주기를 거쳐 시간 구간 오차 (TIE)의 값을 감소시킨다. 이러한 불연속 주파수 변조 기법은 주어진 MTIE 제한 기준 내에서 전자기 방사를 효과적으로 감소시킬 수 있다. 이 방법은 일반적인 SSCG보다 전자기 방사를 18.5dB 더 개선하였다.

• 한국정보통신학회논문지
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• 제13권10호
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• pp.2113-2120
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• 2009

현재 네트워크 상에서 사용자의 인증 부분이 시스템 보안상으로 아주 중요한 역할을 지내고 있다. 이러한 중요한 사용자 인증 부분에 일회용 패스워드 (OTP : One Time Password) 방식을 사용하기 위해 많은 기술적인 시도 및 개발이 이루어지고 있다. 일회용 패스워드는 사용자가 인증 받고자 할 때 새로운 패스워드를 생성하고 사용 후 버린다는 구조를 가지고 있다. 이는 매번 같은 패스워드를 사용했을 때 발생하는 보안 문제점을 해결 할 수 있다. 그러나 OTP 인증 방법에도 여러 가지 공격 방법에 취약하다는 문제점이 노출 되어 있다. 본 논문에서는 기존의 인증 프로토콜 문제점을 개선하고 스트림 암호 알고리즘을 OTP에 사용할 수 있도록 클럭 카운트 기법을 이용한 새로운 인증 프로토콜을 제안한다.

• Journal of Power Electronics
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• 제15권4호
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• pp.861-875
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• 2015

This paper presents a wide frequency range LLC resonant controller IC for LED backlight units. In this paper a new phase-domain resonance deviation prevention circuit (RDPC), which covers a wide frequency and input voltage range, is proposed. In addition, a wide range gate clock generator and an automatic dead time generator are proposed. The chip is fabricated using 0.35 μm BCD technology. The die size is 2 x 2 mm2. The frequency of the clock generator ranges from 38 kHz to 400 kHz, and the dead time ranges from 300 ns to 2 μs. The current consumption of the LLC resonant controller IC is 4 mA for a 100 kHz operation frequency using a supply voltage of 15 V.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 V
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• pp.2625-2628
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• 2003

Phase locked loops are widely used in many applications such as frequency synthesis, clock/data recovery and clock generation. In nearly all the PLL applications, low jitter and fast locking time is required. Without using adaptive loop filter, this paper proposes very simple method for improving locking time and jitter reduction simultaneously in charge pump PLL(CPPLL) using Daul Phase/Frequency Detector(Dual PFD). Based on the proposed scheme, the lock time is improved by 23.1％, and the jitter is reduced by 45.2％ compared with typical CPPLL.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.522-523
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• 2017

전류컨베이어 회로와 시간-디지털 변화기를 이용하여 아날로그-디지털 변환기를 설계하였다. 전류컨베이어 회로를 이용하여 아날로그 전압의 크기를 샘플링한 다음, 전류원을 이용하여 샘플링 전압을 방전하면서 아날로그 전압을 시간정보로 변환하였다. 시간정보는 카운터 타입의 시간-디지털 변환기를 이용하여 디지털 값으로 변환되는데 이때 변환 에러를 감소시키기 위해 시간정보 펄스와 동기화된 클록을 생성하여 사용하였다.

• 대한전자공학회논문지TC
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• 제43권3호
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• pp.84-94
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• 2006

본 논문은 UWB (Ultra Wide Band) 시스템의 성능 개선을 위해서 Superframe 주기를 이용한 MAC(Medium Access Control) 계층 time slot 동기 알고리즘을 제안한다. Multi-band ORM Alliance (MBOA) 에서 제안한 UWB시스템에서는 Time Slot의 동기를 위해서 Medium Access Slot (MAS) 와 MAS사이의 guard time에 단말기들 간의 MAC 계층 주파수 오프셋으로 야기될 수 있는 시간 오차의 최대값인 MaxDrift를 더해주게 된다. MaxDrift를 더한 만큼 MAS에서 데이터를 전송할 수 있는 시간이 줄어들게 되므로 각각의 MAS에 MaxDrift를 더해주는 방식은 전체 시스템 성능의 저하를 가져오게 된다. 본 논문에서는 시스템의 성능을 높이고자 time slot동기를 guard time을 증가시키는 방식이 아닌, Superframe주기로 전송되는 연속된 Beacon Frame을 수신하여 주파수 오프셋 값을 estimation하여 보정해주는 방법을 제안한다. Piconet을 초기화시킨 Device는 내부 clock을 이용해서 Superframe주기로 Beacon을 전송을 하므로, Piconet에 접속하려는 단말기들은 연속된 Beacon을 수신하여 Piconet을 생성한 단말기의 MAC계층과 수신한 단말기와의 MAC계층 주파수 오프셋을 구할 수 있다. 각각의 수신 단말기에서 측정한 상대적 주파수 오프셋 값을 내부적으로 estimation한 각각의 MAS의 position에 가감시켜 Piconet을 생성한 단말기에서 estimation한 MAS position에 동기를 맞출 수 있다. 제안된 알고리즘을 통해서 단말기들 간의 최대 주파수 오프셋 값과 관계없이 MaxDrift로 인해서 낭비되는 시간을 각 MAS당 1clock 이내로 줄일 수 있다. 제안된 알고리즘을 하드웨어로 합성한 결과 390개의 Logic Cell이 소모되었으며, 시뮬레이션 결과 최대주파수 오프셋이 20ppm, 40ppm, 80ppm일 때 MAS당 오차범위가 main clock의 1clock이내였으며 기존의 방법에 비해서 각각 1%, 2%, 4%의 throughput이 향상되었다.

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1261-1266
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• 2017

지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.