• 대한전자공학회논문지
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• 제18권5호
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• pp.1-9
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• 1981

4-bit 전하결합 A/D 변환기에 대한 실험 결과를 제시하였다. Successive approximation algorithm 에 필요한 대개의 기능을 CCADC(charge coupled A/D converter)라는 mono-lithiic chip으로 실현하였다. CCADC는 P-channel 전하결합소자 제작기술에 의하여 만들어졌으며, Chip면적은 약 4,200 $mil^2$이었다. 동작 clock 주파수 범위는 500Hz ~ 200KHz로 나타났으며, 이 주파수 범위내에서는 약 2.4 Volt의 전신호 전압 구간을 1LSB/clok주기의 속도로 변하는 ramp 입력신호에 대하여 16가지의 binary code가 빠짐없이 관찰되었다. MSB단부터 LSB단의 순서로 정격 전하용량이 각각 3.6pC, 1.8pC, 0.9pC, 0.45pC인 4개의 연속된 potential well(M-well)간의 면적비를 (8:4:2:1)로 유지하기 위한 설계기술에 대하여 토론하였다. 끝으로, 제작된 A/D변환기에 있어서 과도한 conversion nonlinearity의 원인이 되는 dumpslot 효과에 대하여 설명하였으며, dump slot으로 인한 오동작을 막기 위한 방법으로서 slot zero 삽입방식을 제안하고 이에 대한 실험결과를 제시하였다.

• 한국인터넷방송통신학회논문지
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• 제12권6호
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• pp.279-283
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• 2012

본 논문에서는 모바일용 터치 스크린에서 손가락이 닿는 부분의 좌표를 계산하여 출력하는 저전력 고속 터치 제어 회로를 설계하고 구현하였다. 시스템 클럭은 10MHz이고, 채널 수는 21개, 대기 상태 전류는 $20{\mu}A$ 이고, 다이나믹 레인지는 140pF ~ 400pF 이며, 응답 시간은 0.1ms/frame이다. 저전력을 위한 전력 관리 회로와 보드, 습도, 온도에 따른 자동 임피이던스 보정 기능과 주변 키 및 패턴 간섭 억제 기능 및 직렬 인터페이스 I2C, SPI 기능을 구현하였다. 설계된 제어 회로의 성능은 FPGA와 $0.18{\mu}m$ CMOS 표준 공정을 이용하여 측정하였다. 구현된 제어회로는 모바일 폰이나 스마트 리모트 컨트롤로에 응용할 수 있도록, 다이아몬드 형태를 이용한 2 레이어 ITO용 모듈과 원가절감을 위한 단일 레이어 ITO 모듈에 사용 가능하도록 설계하였다.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.104-111
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• 2002

본 논문에서는 multi-view 영상 디코딩 알고리듬을 구현하는 디코더의 구조를 제안하였다. 현재까지 multi-view 영상 처리를 위한 하드웨어 구조에 관한 연구는 이루어지지 않았다. 제안한 multi-view) 영상디코더는 3 단계 파이프라인 방식으로 동작하며, 매 클럭마다 디코드된 영상의 화소 값을 추출한다. Multi-view 영상 디코더는 3 부분으로 구성된다. 노드의 값을 반복적으로 전송하는 Node Selector, 4개의 노드 값으로부터 각 화소의 값을 추출하는 Depth Extractor와 주어진 시점과 화소의 깊이 값으로부터 영상평면에 투영되는 위치를 생성하는 Affine Transformer로 구성되어 있다. 제안된 구조는 MAX+PLUS II 설계 툴로 설계되었고 시뮬레이션을 수행하였으며, 동작 주파수는 30㎒이다. 제안된 구조를 갖는 디코더로 영상을 실시간으로 복원할 수 있다.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.7-16
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• 2000

본 논문은 고속 지수 선택기를 이용한 여분 부동 소수점 이진수의 제산/스퀘어-루트 설계 및 구현에 관하여 기술하였다. 본 제산/스퀘어-루트는 처리 속도 25㎒를 갖는 여분 이진수의 가산 방식을 사용하여 올림수 지연을 제거함으로써 비트 크기에 관계없이 일정한 시간으로 가산을 수행한다. 각각의 반복 단계에 널리 사용된 제산과 스퀘어-루트에 대해 16-비트 VLSI 회로를 설계하였다. 이것은 매번 16개 클럭마다 시프트된 이진수를 여분 가산하여 제산 및 스퀘어-루트를 실행한다. 또한 이 회로는 비복원 방법을 사용하여 지수 비트를 얻는다. 지수 선택 논리의 간단한 회로를 구현하기 위하여 나머지 비트의 주요 세 자리를 사용하였다. 결과적으로, 이 회로의 성능은 새로운 지수 선택 가산 논리를 적용하여 지수 결정 영역을 병렬 처리함으로써 한층 더 연산 처리 속도를 높인 것이다. 이전에 동일한 알고리즘을 사용하여 제안된 설계보다 13% 빠른 속도 증가를 보였다.

• 전자공학회논문지
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• 제49권10호
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• pp.148-158
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• 2012

본 논문에서는 센서용 incremental 델타-시그마 아날로그 디지털 변환기를 설계 하였다. 회로는 크게 pre-amplifier, S & H (sample and hold) 회로, MUX와 델타-시그마 모듈레이터, 그리고 데시메이션 필터로 구성 되어 있다. 델타-시그마 모듈레이터는 3차 1-bit 구조이고 $0.18{\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 테스트 결과 5 kHz 신호 대역에서 signal-to-noise and distortion ratio (SNDR)는 87.8 dB의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}0.25$ LSB (16-bit 기준), integral nonlinearity (INL)은 ${\pm}0.2$ LSB 이다. 델타-시그마 모듈레이터 전체 소비 전력은 $941.6{\mu}W$ 이다. 최종 16-bits 출력을 얻기 위하여 리셋을 인가하는 N cycle을 200 으로 결정하였다.

• 방송공학회논문지
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• 제16권2호
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• pp.293-304
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• 2011

본 논문에서는 H.264/AVC 인코더에서 가장 많은 연산 시간이 소요되는 움직임 추정(motion estimation, ME) 동작을 위한 하드웨어의 구조를 제안하고 IP(intellectual property) 형태로 구현하였다. 고속 움직임 추정기의 구조는 버퍼(buffer), PU 어레이(processing unit array), SAD 선택기(SAD selector), MV 생성기(motion vector generator) 등으로 구성되어 있다. PU 어레이는 16개의 PU로 구성되어 있고, 각각의 PU는 16개의 PE(processing element)로 이루어져 있다. 제안한 하드웨어의 동작적인 특징은 외부메모리 접근량을 줄이기 위해 현재와 참조프레임의 데이터를 재사용한다는 것과 SAD연산을 수행할 때 클록의 손실 없이 계산을 할 수 있다는 것이다. 구현한 고속 움직임 추정기는 Altera 사의 FPGA인 StatixIII EP3SE80F1152C2에서 3%의 자원을 사용하였고, 최대 동작주파수는 446.43MHz이었다. 따라서 구현한 하드웨어는 1080p 영상을 최대 50fps로 처리할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.635-637
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 하드웨어 구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 813fps의 성능으로 처리할 수 있다.

• 한국통신학회논문지
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• 제27권1C호
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• pp.112-121
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• 2002

본 논문에서는 미국과 한국의 해쉬 함수 표준인 SHA-1과 HAS-160 해쉬 알고리즘, 그리고 SHA-1을 이용한 의사 난수 발생기를 구현한 프로세서를 설계하였다. SHA-1과 HAS-160이 동일한 단계 연산을 가지므로, 한 단계 연산만을 구현하여 공유함으로써 하드웨어 리소스를 감소시켰다. 그리고 메시지 변수의 사전 계산과 단계 연산을 두 단계의 파이프라인 구조로 구현함으로써 한 개의 클럭으로 한 단계 연산을 수행하는 방식보다 최장지연경로는 1/2로 줄고, 총 단계 연산에 필요한 클럭 수는 하나만 증가하므로 성능은 약 2배 향상되었다. 그 결과, 설계한 해쉬 프로세서는 삼성 0.5 um CMOS 스탠다드 셀 라이브러리를 근거로 산출할 때, 100 MHz의 동작 주파수에서 약 624 Mbps의 성능을 얻을 수 있다. 그리고 의사 난수 발생기로 사용될 때는 약 195 Mbps의 난수 발생 성능을 가진다. 이러한 성능은 지금까지 상용화된 국내외의 어느 해쉬 프로세서보다 빠른 처리 시간을 가지는 것으로 판단된다.

• 정보저장시스템학회논문집
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• 제1권1호
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• pp.34-41
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• 2005

We report some recent results in the rewritable Blu-ray Disc with enhanced overwrite cyclability by using the growth dominant eutectic based Ge(Sb70Te30)+Sb recording layer, GeN interface layer and write strategy optimization. We have developed phase-change optical media with appropriate write strategy for 36(i.e., 1X)-72Mbps(i.e., 2X) dual speed Blu-ray Disc system and fur the future high speed optical data storage. For recording layer, eutectic-based Ge(Sb70Te30)+Sb material was used and Sb/Te ratio and Ge content were optimized to obtain proper erasability and archival stability of recorded amorphous marks. The recording layer is wrapped up in GeN interface layers to obtain overwrite cyclability and higher crystallization speed. In addition, we designed appropriate write strategy so called Time-Shifted Multipulse (TSMP) write strategy where starting position of multipulse parts are shined from reference clock. With this write strategy, the jitter characteristics of the disc was improved and we found that leading edge jitter was improved much more than trailing edge jitter in 1X-2X speed recording. Finally, we investigated the higher speed feasibility of 144Mbps(i.e., 4X) by adopting some elemental doping to the eutectic based Ag-In-Sb-Te recording layer and structural optimization of constitution layers in Blu-ray Disc. In the paper, we report the effect of Sn addition for the feasibility of higher speed recording. The addition of Sn shows increases of the crystallization speed of phase change recording layer.

• 한국재난정보학회 논문집
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• 제10권3호
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• pp.374-387
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• 2014

성폭력 범죄는 재범의 개연성이 높은 범죄이므로, 이에 대한 대책으로 도입된 것이 전자감독제도이다. 본 제도는 전자장치를 통해 피부착자의 위치를 24시간 파악할 수 있기 때문에 피부착자에게 심리적 정신적 압박감을 주어, 어느 정도는 범죄의 의도를 억제하는데 효과가 있다. 하지만 강력한 의지를 가진 범죄자들의 재범을 막는데 한계가 있다. 현재 연구 중인 차세대 지능형 전자발찌는 전자감독 대상자의 위치정보와 부착센서를 통한 행동 및 신체적 상태 변화 정보를 실시간으로 수집하고 분석한다. 이를 기반으로 범죄 발생의 징후를 사전에 예측하여 범죄의도를 사전에 차단하거나, 실행중인 범죄가 확대되기 전에 중지시키는 데 그 목적이 있다.