• 전자통신동향분석
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• 제35권2호
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• pp.69-78
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• 2020

Small portable devices such as mobile phones and laptops currently display a trend of high power consumption owing to their characteristics of high speed and multifunctionality. Low-power SoC design is one of the important factors that must be considered to increase portable time at limited battery capacities. Popular low power SoC design techniques include clock gating, multi-threshold voltage, power gating, and multi-voltage design. With a decreasing semiconductor process technology size, leakage power can surpass dynamic power in total power consumption; therefore, appropriate low-power SoC design techniques must be combined to reduce power consumption to meet the power specifications. This study examines several low-power SoC design trends that reduce semiconductor SoC dynamic and static power using EDA tools. Low-power SoC design technology can be a competitive advantage, especially in the IoT and AI edge environments, where power usage is typically limited.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.61-65
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• 2004

An on-chip debugging unit is proposed aiming performance enhancement of JTAG-based SoC systems. The proposed unit comprises a JTAG module and a core breaker. The IEEE 1149.1 standard has been modified and applied to the new JTAG module. The proposed unit eliminates redundant clock cycles included in the TAP command execution stage reducing overall debugging time. TAP execution commands are repeatedly issued to perform debugging of complicated SoC systems. Simulation on the proposed unit shows some $14\%$ performance enhancement and $50\%$ gate count reduction compared to the conventional ones.

• 전자공학회논문지A
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• 제33A권4호
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• pp.78-83
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• 1996

A timing recovery circuit of 10 Gbit/s optical receiver is described. The circuit consists of a passive NRZ-to-PRZ circuit, a dielectric resonator filter (DRF) and a narrow band amplifier, which for the first time adopted a temperature compensation technique using the tempareature characteristics of DR. The experimental results showed an output clock phase variation of less than ${\pm}$6 degree over the operating temperature range form 0$^{\circ}C$ to 75$^{\circ}C$ and measured maximum rms jitters of less than 2 phs with the resonance detunings of up to ${\pm}$10 MHz. These experimental results show that the circuit is a suitable for 10 Gbit/s lightwave transmission system.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.344-350
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• 2011

Higher integrated density in 3D ICs also brings the difficulties of routing, which can cause the routing failure or re-design from beginning. Hence, precise congestion estimation at the early physical design stage such as floorplan is beneficial to reduce the total design time cost. In this paper, an effective estimation method of routing congestion is proposed for 3D ICs at floorplan stage. This method uses synthesized virtual signal nets, power/ground network and clock network to achieve the estimation. During the synthesis, the TSV location is also under consideration. The experiments indicate that our proposed method had small difference with the estimation result got at the post-placement stage. Furthermore, the comparison of congestion maps obtained with our method and global router demonstrates that our estimation method is able to predict the congestion hot spots accurately.

• 한국전자통신학회논문지
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• 제4권4호
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• pp.293-300
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• 2009

본 논문에서는 현재 네트워크 기반 제어 시스템에서 사용이 되는 동기화 프로토콜 방식과 최신 산업용 이더넷 기술의 동기화 기술 구현에 사용되는 IEEE1588 동기화 프로토콜에 대한 전반적인 내용을 기술하였다. 또한 IEEE1588 시간 기반 동기화 기술을 사용하는 산업용 이더넷 기술 중의 하나인 이더캣 통신의 동기화 기술의 구현 및 실험을 수행하고, 실험 결과에 대한 평가, 문제점 개선 및 향후 계획에 대한 내용을 기술하였다.

• 한국전자파학회논문지
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• 제12권4호
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• pp.644-650
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• 2001

GPS Common-View 방식에 의해 원거리의 기분클럭에 위상동기되는 원격지 동기 시스템을 설계하고 제작하였다. 이원격지 동기 시스템의 측정결과 $10^{-12}$의 주파수 정확도를 유지하였으며 ITU-T 의 권고(G.811)를 만족하는 MTIE 특성을 보여주었다. 현재 전체적으로 자동화 기능을 갖는 초기모델이 구현되었으며 가까운 시일 내에 통신망 동기용으로 사용 될 수 있으리라 기대된다.

• 전자공학회논문지B
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• 제30B권11호
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• pp.17-26
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• 1993

In this paper, a VlSI architecture for Reed-Solomon (RS) decoder based on the Berlekamp algorithm is proposed. The proposed decoder provided both erasure and error correcting capability. In order to reduc the chip area, we reformulate the Berlekamp algorithm. The proposed algorithm possesses a recursive structure so that the number of cells for computing the errata locator polynomial can be reduced. Moreover, in our approach, only one finite field multiplication per clock cycle is required for implementation, provided an improvement in the decoding speed, and the overall architecture features parallel and pipelined structure, making a real time decoding possible. From the performance evaluation, it is concluded that the proposed VLSI architecture is more efficient in terms of VLSI implementation than the rcursive architecture based on the Euclid algorithm.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 하계학술대회 논문집 G
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• pp.2476-2479
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• 1998

The masticatory muscle relaxation appliance is developed to improve the malhabit of tooth clenching of the wearer. The repeated clenching of the tooth causes excessive attrition of tooth set. The intraoral appliance measures the tooth clenching pressure data and transmits the data to masticatory muscle relaxation appliance. The appliance compares the pressure data with the reference value and generates the warning signal. The relaxation appliance also stores the clenching pressure data for clenching habit analysis. The appliance is designed with a microprocessor, real time clock, nonvolatile read write memory and dual serial communication ports.

• 한국통신학회논문지
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• 제9권1호
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• pp.30-38
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• 1984

本論文에서는 中心周波數를 클럭周波數에 의해 線型的으로 변화시킬 수 있고 選揮度와 最大利得은 캐패시터 array에 의해 디지틀信號로 制擧할 수 있는 프로그램 可能한 2次SC filter를 構成하였다. 또한 이 filter를 이용하여 formant音聲合成시스템을 構成하고 韓國誤子音을 合成함으로써 이 filter를 가지고 韓國語의 대부분이 吟聲을 實時間으로 合成할 수 있다는 可能性을 보였다.

• 대한전자공학회논문지SP
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• 제38권3호
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• pp.68-68
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• 2001

본 논문에서는 3GPP와 ETSI에서 IMT-2000의 음성부호화 방식 표준안으로 채택한 AMR 음성부호화 알고리즘을 분석하고 C 컴파일러와 어셈블리 언어를 이용한 최적화 과정을 거친 후, 고정 소수점 DSP 칩인 TMS320C6201을 이용하여 실시간 구현하였다. 구현된 codec의 프로그램 메모리는 약 31.06 kWords, 데이터 RAM 메모리는 약 9.75 kWords, 그리고 데이터 ROM 메모리는 약 19.89 kWords 정도를 가지며, 한 프레임(20 ms)을 처리하는데 약 4.38 ms가 소요되어 TMS320C6201 DSP 칩의 전체 가용한 clock의 21.94%만 사용하여도 충분히 실시간으로 동작 가능함을 확인하였다. 또한, DSP 보드상에서 구현한 결과가 ETSI에서 공개한 ANSI C 소스 프로그램의 수행 결과와 일치함을 검증하였고, 구현된 AMR 음성부호화기를 sound I/O 모듈과 결합하여 실험한 결과, 어떠한 음질의 왜곡이나 지연 없이 실시간으로 충분히 동작함을 확인하였다. 마지막으로, Host I/O와 LAN 케이블을 이용하여 AMR 음성부호화 알고리즘을 통한 쌍방간 실시간 통신을 full-duplex 모드로 확인하였다.