• 유체기계공업학회:학술대회논문집
• /
• 유체기계공업학회 2006년 제4회 한국유체공학학술대회 논문집
• /
• pp.383-386
• /
• 2006

In this study, we propose a new fast algorithm for calculating short range forces in molecular dynamics, This algorithm uses a new hierarchical tree data structure which has a high adaptiveness to the particle distribution. It can divide a parent cell into k daughter cells and the tree structure is independent of the coordinate system and particle distribution. We investigated the characteristics and the performance of the tree structure according to k. For parallel computation, we used orthogonal recursive bisection method for domain decomposition to distribute particles to each processor, and the numerical experiments were performed on a 32-node Linux cluster. We compared the performance of the oct-tree and developed new algorithm according to the particle distributions, problem sizes and the number of processors. The comparison was performed sing tree-independent method and the results are independent of computing platform, parallelization, or programming language. It was found that the new algorithm can reduce computing cost for a large problem which has a short search range compared to the computational domain. But there are only small differences in wall-clock time because the proposed algorithm requires much time to construct tree structure than the oct-tree and he performance gain is small compared to the time for single time step calculation.

• 대한전자공학회논문지SP
• /
• 제41권5호
• /
• pp.225-233
• /
• 2004

본 논문에서는 기존에 PC 모니터와 프린터 사이의 색 재현성 향상을 위해서 사용되던 색역폭 매핑 방법을 디스플레이 장치에 적용하기 위한 실시간 색역폭 매핑 방법을 제시하였다. 다양한 디스플레이 장치가 개발됨에 따라서 각 디스플레이 별로 색 재현성의 차이가 발생하고 있으며 기존의 색역폭 매핑 방법을 디지털 TV의 디스플레이 장치에 적용하기 위해서는 수 나노초 단위의 처리 속도가 필요하다. 이를 위하여 본 논문에서는 절감 3차원 룩업 테이블(three-dimensional reduced resolution look-up table)의 하드웨어 구조를 제안하고 이를 이용하여 색역폭 매핑을 실시간으로 수행하는 방법을 제공한다. 제안된 하드웨어 구조는 먼저 simulation을 통하여 타당성을 검증하였으며 이후 FPGA와 ASIC으로 구현되어 디지털 TV의 디스플레이 장치의 화질 개선에 성공적으로 적용되었다.

• 대한전자공학회논문지SD
• /
• 제42권9호
• /
• pp.41-50
• /
• 2005

회로가 커짐에 따라 테스트 데이터양이 증가하고, 테스트 적용시간이 길어지고 있다. 따라서 테스트 데이터양과 테스트 적용시간을 줄이기 위해서, 테스트 데이터의 압축/복원을 위한 새로운 방법을 제안하고자 한다. 제안하는 방법은 시드 벡터를 생성할 때, 압축률을 높이기 위해 무상관비트를 사용하는 XOR 트리에 기반을 두고 있다. 시드 벡터가 생성이 되면, 2비트 길이를 가진 코드를 사용하여 시드를 병합한다. 이렇게 병합된 시드는 1 클럭 시간동안에 재사용될 수가 있어, 테스트 데이터 적용시간을 크게 감소시킬 수 있다 제안하는 방법의 효율성은 ISCAS '89 벤치 회로에 대한 실험 결과로 알 수 있다.

• 항공우주기술
• /
• 제8권2호
• /
• pp.92-97
• /
• 2009

인공위성 반작용휠의 속도측정은 크게 펄스 개수 측정 방법과 펄스 간 시간 측정 방법으로 나뉠 수 있다. 본 연구에서는 반작용휠의 타코 펄스에 불균일성이 존재할 때 두 가지 방법들에 대한 오차 분석이 이루어졌다. 펄스 간 시간 측정 방법은 고속에서는 시간 측정에 사용되는 고주파 클럭에, 저속에서는 시간 측정에 사용되는 펄스 개수에 크게 영향을 받지만 이 값들을 잘 선택함으로써 분해능 및 정밀도가 펄스개수 측정 방법보다 항상 더 좋도록 설계할 수 있다. 그러나 반작용휠의 타코 펄스 간격에 불균일성이 존재할 때에는 측정 정확도가 저하된다. 본 연구에서 저하되는 측정 정확도를 정량적으로 분석하였으며 그 결과 시간 측정에 사용되는 펄스 개수를 늘림으로써 저하 되는 성능을 향상시킬 수 있음을 해석적으로 검증하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
• /
• pp.200-203
• /
• 2003

By minimizing the burst error of data and correcting the error, we can define the convolution coding and interleaving in IEEE 802.11a wireless tan system. Two step block interleaver was decided by coded bits per OFDM symbol and due to this it comes to the delay time in IEEE 802.11a. This is the point of the question which we must consider. We try to decrease the delay time by all 48-clock from interleavings, and we have proposed a way carried out the interleaving outputs per symbol. So in comparison with the existing interleaver, we can decrease the delay time in reading and writing data, as well as reduce the delay time of bit re-ordering per symbol. Also this scheme is apply in all x-QAM cases.

• Journal of Positioning, Navigation, and Timing
• /
• 제11권4호
• /
• pp.269-277
• /
• 2022

In this paper, we overview the system development status of the national maritime precise point positioning-real-time kinematic (PPP-RTK) service in Korea, also known as the Precise POsitioning and INTegrity monitoring (POINT) system. The development of the POINT service began in 2020, and the open service is scheduled to start in 2025. The architecture of the POINT system is composed of three provider-side facilities-a reference station, monitoring station, and central control station-and one user-side receiver platform. Here, we propose the detailed functionality of each component considering unidirectional broadcasting of augmentation data. To meet the centimeter-level user positioning accuracy in maritime coverage, new reference stations were installed. Each reference station operates with a dual receiver and dual antenna to reduce the risk of malfunctioning, which can deteriorate the availability of the POINT service. The initial experimental results of a testbed from corrections generated from the testbed network, including newly installed reference stations, are presented. The results show that the horizontal and vertical accuracies satisfy 2.63 cm and 5.77 cm, respectively. For the purpose of (near) real-time broadcasting of POINT correction data, we designed a correction message format including satellite orbit, satellite clock, satellite signal bias, ionospheric delay, tropospheric delay, and coordinate transformation parameters. The (near) real-time experimental setup utilizing (near) real-time processing of testbed network data and the designed message format are proposed for future testing and verification of the system.

• 정보보호학회논문지
• /
• 제9권1호
• /
• pp.115-126
• /
• 1999

통신 및 컴퓨터 시스템의 처리 속도가 높아짐에 따라 에러 정정을 위해서 고속의 데이터 처리가 필요하게 된다 본 논문에서는 무선 통신 시스템에서 적용 가능한 복호 알고리즘을 제안하고, 이를 이용하여 부호기 및 복호기를 설계한다. 부호기와 복호기를 VHDL로 설계한 후, V-system을 이용하여 관련 회로를 시뮬레이션 한다. 설계된 알고리즘은 SYNOPSYS 툴을 사용하여 합성하고, XILINX XC4010EPC84-4를 이용하여 one chip화하여, 입력 클락으로 20MHz를 사용하였을 때 data arrival time은 29.20ns였고, data require time은 48.70ns였다.

• Journal of Semiconductor Engineering
• /
• 제2권1호
• /
• pp.109-118
• /
• 2021

This review paper describes the overall operating principle of a discrete-time delta-sigma modulator (DTDSM) and a continuous-time delta-sigma modulator (CTDSM) using a switched-capacitor (SC). In addition, research that has solved the problems related to each delta-sigma modulator (DSM) is introduced, and the latest developments are explained. This paper describes the chopper-stabilization technique that mitigates flicker noise, which is crucial for the DSM. In the case of DTDSM, this paper addresses the problems that arise when using SC circuits and explains the importance of the operational transconductance amplifier performance of the first integrator of the DSM. In the case of CTDSM, research that has reduced power consumption, and addresses the problems of clock jitter and excess loop delay is described. The recent developments of the analog front end, which have become important due to the increasing use of wireless sensors, is also described. In addition, this paper presents the advantages and disadvantages of the three-opamp instrumentation amplifier (IA), current feedback IA (CFIA), resistive feedback IA, and capacitively coupled IA (CCIA) methods for implementing instrumentation amplifiers in AFEs.

• 한국통신학회논문지
• /
• 제29권8C호
• /
• pp.1047-1054
• /
• 2004

본 논문에서는 AOP(All One Polynomial)에 의해 결정되는 유한체 GF(2$^{m}$ )상의 곱셈을 위한 두 가지 종류의 시스톨릭 어레이를 제안한다. 제안된 두 시스톨릭 어레이 모두 패러럴 입출력 구조를 가진다. 첫 번째 제안된 곱셈기는 O($m^2$)의 면적 복잡도와 O(1)의 시간 복잡도를 가진다. 다시 말하면, 이 곱셈기는 m(m+1)/2 개의 동일한 셀들로 이루어지며 초기 m/2+1 사이클 지연 후, 1 사이클마다 곱셈의 결과를 출력한다. 첫 번째 제안된 곱셈기를 기존의 AOP를 사용하는 병렬형 시스톨릭 곱셈기와 비교 분석한 결과 하드웨어 및 계산지연 시간에 있어 각각 12% 및 50%의 성능 개선을 보인다. 두 번째 제안된 시스톨릭 곱셈기는 암호응용을 위해 선형 어레이로 설계되었으며, O(m)의 면적 복잡도와 O(m)의 시간 복잡도를 가진다. 즉, m+1 개의 동일한 셀들로 이루어지며 m/2+1 사이클마다 곱셈의 결과를 출력한다. 두 번째 곱셈기를 기존의 선형 시스톨릭 곱셈기들과 비교 분석한 결과, 하드웨어, 계산지연 시간, 그리고 처리율에 있어 각각 43%, 83%, 그리고 50%의 성능 개선을 보인다. 또한 제안된 곱셈기들은 높은 규칙성과 모듈성을 가지기 때문에 VLSI 구현에 매우 적합하다. 따라서 GF(2$^{m}$ ) 응용을 위해, 본 연구에서 제안된 곱셈기들을 사용하면 최소의 하드웨어 사용으로 최대의 성능을 얻을 수 있다.

• 대한전자공학회논문지TC
• /
• 제38권12호
• /
• pp.1-9
• /
• 2001

APON(ATM Passive Optical Network)에서, 상향 트래픽의 전송은 OLT가 ONU에게 타임슬롯을 할당하여 셀을 보내게 하는 TDMA(Time Division Multiple Access) 방식을 근간으로 한다. 상향은 스트림 모드가 아니기 때문에, 셀 동기 장치는 버스트 모드로 동작해야 한다. 또한, 하나의 광섬유에 여러 대의 ONU가 보내는 셀들 사이에서 충돌을 방지하기 위하여 셀 위상 감시기가 필요하다. 본 논문에서는 G.983.1 기반의 APON에서 상향 셀 전송을 위해 사용될 수 있는 TDMA 버스트 셀 동기장치를 FPGA(Field Programmable Gate Array)로 구현한다. 이 동기장치는 상향 데이터 복구(data recovery) 기능과 위상 감시 (Phase Monitoring)라는 두가지 주된 기능이 있다. 전자는 상향 타임슬롯의 오버헤드에서 preamble을 찾고 비트 및 셀 위상을 시스템 클럭에 정렬함으로써, OLT에서 상향 데이터와 클럭을 복구하기 위한 것이다. 후자는 상향 셀 충돌을 방지하기 위하여 인접 셀 간의 위상편차를 지속적으로 감시함으로써, 각 ONU에게 등화지연(equalization delay)을 보정할 수 있도록 정보를 제공하기 위한 것이다.