• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2006년도 SMT/PCB 기술세미나
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• pp.139-151
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• 2006

[ $\bullet$ ] 3D is proliferating in all package types $\bullet$ Thin packages challenge all assembly technologies $\bullet$ Package assembly and test are closely coupled and design for testability is imperative to success

• 전자공학회논문지A
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• 제29A권4호
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• pp.91-98
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• 1992

In this paper, a new heuristic algorithm for designing combinational circuits suitable for verification testing is presented. The design method consists of argument reduction, input partitioning, output partitioning, and logic minimization. A new heuristic algorithm for input partitioning and output partitioning is developed and applied to designing combinational circuits to demonstrate its effectiveness.

• 한국전자거래학회:학술대회논문집
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• 한국전자거래학회 2004년도 e-Biz World Conference
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• pp.15-20
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• 2004

Positivism ▣Quantitative research ▣Descriptive, predictive, explanatory ▣Quest for university laws ▣Concerned with the empirical testability of theories (·Causal models (if it's not about cause-and-effect, it's not Science)) ▣Assumptions：(·Existence of a priori fixed relationship within phenomena ·Regular patterns of causation ·Independent from human mind(objective, factual)(omitted)

• 전자공학회논문지A
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• 제32A권11호
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• pp.94-104
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• 1995

In this paper, we present a new multi-level logic synthesis method for producing the multi-level circuits which can be easily tested by the pseudoexhaustive testing techniques. The method consists of four stages. In the first stage, it generates the minimum variable supports for each output of a multiple-output function. In the second stage, it removes the minimum variable supports which if used to implement the outputs, lead to inefficient pseudoexhaustive test. In the third stage, it determines the minimum variable support and logic (uncomplementary or complementary logic) for each output. In the fourth stage, it performs the multi-level logic synthesis so that each output. In the fourth stage, it performs the multi-level logic synthesis so that each output has the minimum variable support and logic determined in the third stage. To evaluate the performance and quality of the proposed method, we have experimented on the 56 benchmark examples. The results show that for 56 examples, our method obtains better results than MIS in terms of testability. Moreover, the method produces better results for 19 examples and the same results for 12 examples compared with MIS in terms of literal count although it has been developed to improve the testability.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.286-292
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• 2012

Scan techniques are almost mandatorily adopted in designing current System-on-a-Chip (SoC) to enhance testability, but inadvertently secret keys can be stolen through the scan test channels of crypto SoCs. An efficient scan design technique is proposed in this paper to protect the secret key of an Advanced Encryption Standard (AES) core embedded in an SoC. A new instruction is added to IEEE 1149.1 boundary scan to use a fake key instead of user key, in which the fake key is chosen with meticulous care to improve the testability as well. Our approach can be implemented as user defined logic with conventional boundary scan design, hence no modification is necessary to any crypto IP core. Conformance to the IEEE 1149.1 standards is completely preserved while yielding better performance of area, power, and fault coverage with highly robust protection of the secret user key.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.329-334
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• 2002

본 논문은 검사 용이화를 위하여 VHDL을 이용하여 설계를 할 때, 상위 수준 합성 방법에서 자체검사가 가능한 데이터 경로 구조를 자동으로 합성할 수 있는 알고리즘을 제안하였다. 그리고 MUX와 레지스터는 본 논문에서 제안된 디자인 시스템의 데이터 패스에 할당되어진다. VHDL에 의하여 기술된 하드웨어 명세를 검사 가능한 라이브러리로 매핑을 할 수 있는 검사 가능한 회로가 된다. 결과적으로 충돌그래프에서 레지스터를 최소로 하는 할당 알고리즘에 의하여 H/W로 매핑되는데 BILBO(built-in logic block Observation)레지스터를 재구성하여 TP(test pattern generator)와 MISR(multi input signature response)로서 데이터 경로 구조가 자체검사가 가능하게 되는 것이다.

• 한국정보처리학회논문지
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• 제2권3호
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• pp.425-432
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• 1995

본 논문에서는 VLSI 회로망의 데스트 패턴 생성에 적합한 범용 자동 데스트 패턴 생성기(UATPG)의 설계 및 구현 기법을 기술하고자 한다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 설계 환경을 제공하는데 초점을 맞추어 구현되었다. 테스트 패턴 생성시에 함수적 게이트의 신호선 논리값확인 및 고장효과전달을 효과적 으로 수행하기 위하여 경험적인 기법을 고안하여 적용하였다. 또한, 테스트 용이화 설계(design for testability)에 사용되는 기억소자(flip-flop)가 의사 입출력으로 이 용되어 VLSI 회로망의 시험성을 한층 높여 주었다. 그 결과, UATPG는 사용의 용이성과 성능면에서 좋은 성과를 보여주었다.

• 한국산업보건학회지
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• 제31권3호
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• pp.185-193
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• 2021

Objectives: Inhalation toxicity testing of chemical substances to identify carcinogenicity requires a long time and considerable cost, so the selection of test candidates is a very important aspect. This study was performed to determine optimal procedures for selecting carcinogenic inhalation toxicity test substances as conducted by the Occupational Safety and Health Research Institute (OSHRI). Methods: At the beginning, a database was constructed containing complex information such as usage amount, hazard, carcinogenicity prediction, and testability in order to select chemicals requiring carcinogenicity testing. Selection of test substances was carried out with priority given to usage, carcinogenicity, and testability. Results: Chemicals used in large quantities in industrial fields and strongly suspected of carcinogenicity were winnowed down to 12 substances, and these substances were scheduled for future testing by OSHRI. Conclusions: For the stable and reliable operation of carcinogenicity tests as conducted by OSHRI, this study standardized the procedures for selecting carcinogenicity test substances and suggested the introduction of various carcinogenicity prediction techniques.

• 마이크로전자및패키징학회지
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• 제6권2호
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• pp.37-43
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• 1999

대용량, 고속 정보처리가 요구되는 시스템의 모듈은 데이터 처리의 고속성 및 회로의 고집적이 가능한 MCM의 형태로 구현되어 ATM, GPS 및 PCS 등의 분야에 광범위하게 응용되고 있다. 3개의 칩으로 구성되고 2.48 Gbps의 데이터 처리용량을 가지는 ATM Switching 모듈을 기판 Size 48$\times$48mm2, Cu/PhotoBCB를 이용한 10 Multi-Layer 그리고 491 Pin PBGA 형태의 MCM을 개발하였다. MCM 개발을 위해 요구되는 기술로는 고속신호 특성구현을 위해 Interconnect Characterization을 통한 기판/ 패키지의 설계 파라미터 추출, 고밀도 MCM 에서의 방열처리 그리고 MCM 개발의 가장 난점중의 하나인 시험성 확보를 들 수 있다. ATM Switching MCM 개발을 위해 MCM-D 기판에서의 Interconnect Characterization을 통한 신호지연, 비아특성, 신호간섭(Cross-talk) 파라미터 등을 추출하였다. 고집적 구조에서 15.6Watt의 방열처리를 위해 열 해석을 진행하고 기판에 열 비아 1.108개를 형성하고 패키지 전체에 $85^{\circ}C$ 이하 유지조건의 방열처리를 하였다. 마지막으로 시험성 확보를 위해 미세 간격 프로빙을 통한 기판 검증 및 복잡한 패키지/어셈블리 공정검증을 위해 Boundary Scan Test(BST)를 적용하여 효과적이고 비용 절감형의 제품을 개발하였다.

• 한국통신학회논문지
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• 제26권5B호
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• pp.685-691
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• 2001

본 논문은 4단계 파이프 라인과 VLIW (Very Long Instruction Word) 구조를 갖는 FLOVA라는 DSP 프로세서의 테스트용이 설계 기법을 다룬다. Full-scan design, BIST(Built-In-Self-Test), IEEE 1149.1의 기법들이 플립플롭과 floaing point unit, 내장된 메모리, I/O cell 등에 각각 적용되었다. 이러한 기법들은 테스트 용이도의 관점에서 FLOVA의 구조에 적절하게 적용되었다. 본 논문에서는 이와 같이 FLOVA에 적용된 테스트 용이 설계의 특징들을 중심으로 상세하게 기술한다.