• 한국전기전자재료학회논문지
• /
• 제18권5호
• /
• pp.431-438
• /
• 2005

In this paper, we propose the built-in current testing circuit for improving reliability As the integrated CMOS circuits in a chip are increased, the testability on design and fabrication should be considered to reduce the cost of testing and to guarantee the reliability In addition, the high degree of integration makes more failures which are different from conventional static failures and introduced by the short between transistor nodes and the bridging fault. The proposed built-in current testing method is useful for detecting not only these failures but also low current level failures and faster than conventional method. In normal mode, the detecting circuit is turned off to eliminate the degradation of CUT(Circuits Under Testing). The differential input stage in detecting circuit prevents the degradation of CUT in test mode. It is expected that this circuit improves the quality of semiconductor products, the reliability and the testability.

• 대한전자공학회논문지SD
• /
• 제42권10호
• /
• pp.47-54
• /
• 2005

본 논문에서는 불완전명세(incompletely-specified)를 가진 상태전이그래프(state transition graph: STG)상에서 리던던트 고장(redundant faults)수를 줄여 테스트를 용이하게 하기 위한 새로운 동기 순차회로의 합성방법을 제안한다. 이 STG 합성법에는 1) 구별전이(distinguishable transition)을 이용하여 무정의상태(undefined states)와 불완전명세된 입력전이를 추가하고, 2) 가능한 한 강연결(strongly-connected)이 되도록 하는 방법을 사용한다. 제안된 방법을 이용하여 MCNC 벤치마크 회로에 대해 실험한 결과, 대부분의 회로에 대해 무해 고장의 수가 현격히 줄어들어 높은 고장검출을 얻었다.

• 전자공학회지
• /
• 제19권1호
• /
• pp.65-70
• /
• 1992

• 인터넷정보학회논문지
• /
• 제4권3호
• /
• pp.31-37
• /
• 2003

본 논문에서는 유한상태머신을 위한 효율적인 비주사 DFT (design-for-testability) 기법을 제안한다. 제안된 기법은 순차회로 모델이 아닌 조합회로 모델을 사용한 ATPG를 수행하여 짧은 테스트 패턴 생성 시간과 완벽한 고장 효율을 보장한다. 또한 완전주사 기법이나 다른 비주사 DFT 기법에 비해 적은 면적 오버헤드를 보이며 테스트 패턴을 칩의 동작속도로 인가한다는 장점이 있다. 실험결과에서는 MCNC`91 벤치마크 회로를 이용하여 제안된 기법의 효율성을 입증한다.

• 한국정보전자통신기술학회논문지
• /
• 제3권3호
• /
• pp.3-7
• /
• 2010

SoC와 같은 고밀도 반도체 메모리의 신호선 사이의 간격이 급속히 좁아짐에 따라 고장 발생률 또한 증가하여 이를 위한 효과적인 테스트 기법이 요구되고 있다. 본 논문에서는 테스트의 복잡도와 시간을 줄일 수 있도록 임베디드 DRAM의 내부에 내장할수 있는 SRAM의 구조를 제안한다. 제안하는 테스트 구조를 사용하면 메모리 테스트를 싱글 포트 메모리에 대한 테스트로 처리하므로써 높은 테스트 복잡도 없이 듀얼 포트 메모리의 읽고 쓰는 동작을 동시에 수행하는 것이 가능하므로 테스트 시간을 단축시킬 수 있다.

• 전자공학회논문지A
• /
• 제31A권10호
• /
• pp.173-184
• /
• 1994

BiCMOS circuits mixed with CMOS and bipolar technologies show peculiar fault characteristics that are different from those of other technoloties. It has been reported that because most of short faults in BiCMOS circuits cause logically intermediate level at outputs, current monitoring method is required to detect these faluts. However current monitoring requires additional hardware capabilities in the testing equipment and evaluation of test responses can be more difficult. In this paper, we analyze the characteristics of faults in BiCMOS circuit together with their test methods and propose a new design technique for testability to detect the faults by logic monitoring. An effective method to detect the transition delay faults induced by performance degradation by the open or short fault of bipolar transistors in BiCMOS circuits is presented. The proposed design-for-testability methods for BiCMOS circuits are confirmed by the SPICE simulation.

• 전자공학회논문지A
• /
• 제33A권2호
• /
• pp.205-216
• /
• 1996

In this paper we propose an efficient robust path delay fault test genration algorithm for detection of path delay faluts in combinational ligic circuits. In the proposed robust test genration approach, the testability measure is computed for all gates in the circuit under test and these computed values are used to genrate weighted random delay test vetors for detection of path delay faults. For genrated robust test vectors, we perform fault simulation on ISCAS '85 benchmark circuits using parallel pattern technqieus. The results indicate that the proposed test genration method not only increases the number of detected robust path delay faults but also reduces the time taen to genrate robust tests.

• 대한전자공학회논문지
• /
• 제27권9호
• /
• pp.1442-1447
• /
• 1990

In this paper we propose the search algorithm of the boundary nodes that defined as the circuit segmentation when CUT is tested by pseudo-exhaustive testing. The algorithm treats the testability values of the nodes in CUT as the population composed of teh raw data, and after examines the level of significance a and then estimate the confidence interval of teh testability values. Thus One can easily searched the c9oundary nodes and PO of sub circuits. The proposed algorithm has been implemented under UNIX OS with C-language, applied to the combinational logic CUT. As a result, it is shown that the pseudo-exhaustive test patterns are least generated when \ulcornerhas 0.786. We confirmed that the rate of test pattern is 1.22%, compared with exhaustive test.

• 정보보호학회논문지
• /
• 제21권4호
• /
• pp.3-10
• /
• 2011

공개키 기반의 키워드검색 시스템 (PEKS)은 암호화되어 저장된 데이터에 대한 효율적인 키워드 검색을 위해 Boneh 등에 의해 처음으로 제안되었다. 송신자는 메일내용과 키워드를 각각 수신자의 공개키로 암호화하여 서버에 전송하고, 수신자는 자신의 개인키로 키워드에 대한 트랩도어를 생성하여 키워드를 포함하는 메일을 검색할 수 있는 기법이다. 그러나 Byun 등은 PEKS 기법과 PEKS를 기반으로 한 몇 가지 기법들이 오프라인에서 키워드 추측 공격(keyword guessing attack)이 가능하다는 것을 보였다. 본 논문에서는 키워드 추측공격에 대한 안전성을 제공하는 검증 능력이 제한된 검색 가능한 공개키 암호시스템(Public Key Encryption with Keyword Search for Restricted Testability, PEKS-RT)을 제안한다.

• 한국경영과학회:학술대회논문집
• /
• 한국경영과학회 1998년도 추계학술대회 논문집
• /
• pp.268-268
• /
• 1998