• 한국통신학회논문지
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• 제23권9A호
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• pp.2383-2390
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• 1998

As network provides diverse functionalities recently, many rpotocol standards have become complex and many implementations have appeared. Such trends require us to test th econformance of implementations, called the conformance testing. Many researches have been performed on generating test sequence and on fualt masking base don T,U,D,W methods. At this jpoint, te new problem is suggeste dwhich is calle dthe completenes s criteria. The test sequences for the conformance testing have come up with this problem as well as fault masking. In this paper, we suggest the method of generating the preverified test sequence which can avoid the completeness criteria problem. The preverified test sequence is much more reliable than others by using the preverified edge. For the reliability of conformance testing, we define the immunity of the test sequence and provide the clue for the analysis of the test results using the immunity. The analysis of the results makes it possible for us to test the implementation again with more reliability. Also, the preverified test sequence is flexible so that it is combined with the fault-tolerant sequence for fault masking.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제22권1호
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• pp.32-37
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• 2016

시퀀스 다이어그램에 대한 모델 기반 테스트를 수행하기 위하여 시퀀스 다이어그램으로부터 테스트 케이스를 자동으로 생성해야 한다. 이를 위해서는 시퀀스 다이어그램이 나타내는 시나리오를 파악하고 테스트 커버리지를 만족하는 경로를 추출하여 테스트 정보를 생성해야 한다. 하지만 시퀀스 다이어그램은 결합 조각을 사용하여 반복 및 조건, 대안 정보를 나타내므로 시퀀스 다이어그램으로부터 테스트 케이스를 자동으로 생성하는 것은 복잡하다. 이러한 문제를 해결하기 위하여 본 논문에서는 시퀀스 다이어그램으로부터 액티비티 다이어그램으로 변환을 수행하는 모델 변환 프로세스를 정의하고, 이를 통해 시퀀스 다이어그램의 시나리오를 제어 흐름 형태로 표현하고 여기에 테스트 커버리지를 적용하여 테스트 케이스를 생성하는 과정을 정의한다. 마지막으로, 사례 연구를 통하여 시퀀스 다이어그램으로부터 테스트 케이스를 생성하는 과정을 보인다.

• 한국통신학회논문지
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• 제21권5호
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• pp.1193-1199
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• 1996

This paper introduces an algorithm which uses MUIO and the shortest paths to minimize the length of test sequence. The length of test sequence is equal to the total number of the edges in a symmetric test graph $G^{*}$. Therefore, it is important to make a $G^{*}$ with the least number of the edges. This algorithm is based on the one proposed Shen[2]. It needs the complexity to make shortest paths but reduces the thest sequence by 1.0~9.8% over the Shen's algorithm. and this technique, directly, derives a symmetric test graph from an FMS.

• 품질경영학회지
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• 제46권2호
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• pp.311-326
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• 2018

Purpose: Using international specifications, this study classified international standards and automobile manufacturers' test items based on the kind of test used and determined the test order for ISO 16750. Methods: The effects of international standards' environmental factors were examined, based on the major impacts of the product and the results of product failure. Automobile manufacturers' test items were compared with the test item in the ISO 16750. A generic algorithm was then used to determine the test sequence for ISO 16750. Results: International standards and automobile manufacturers' common test items were classified. The test sequence of ISO 16750 was determined for five cases. Conclusion: Although mechanical and environmental tests share many common features, there are differences in the details of the tests. There is a common sequence of tests, but weights are allocated tests differently.

• 한국통신학회논문지
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• 제19권11호
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• pp.2255-2263
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• 1994

프로토콜 적합성 시험은 시험 대상인 구현물을 하나의 black box로서 고려하여 input에 대한 output 과 결과 상태를 확인하는 일련의 과정으로 구성된다. 특히 결과 상태를 확인하는 방법에 따라 Unique Input/Output(UIO) Sequence, Distinguishing Sequence(DS) 및 Characterization Set(CS) 등으로 구분할 수 있다. 또한 UIO sequence가 존재하지 않는 상태에 대한 시험을 위해서라고 Partial UIO Set(CS) 등으로 구분 할 수 이따. 또한 PUIO sequence가 존재하지 않는 상태에 대한 시험을 위해서도 Partial UIO sequence 방법이 제안되었다. 본 논문에서는 이러한 PUIO sequence를 제시하고 이를 이용한 개선된 PUIO sequence 제안하였으며, 그 적용 결과로서 PUIO sequence의 수가 56%정도 줄어드는 것을 확인할 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제10권4호
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• pp.325-332
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• 2017

본 논문은 프로토콜 구현물이 프로토콜의 사양에 대한 적합성을 시험하기 위한 시험항목 생성방법들에 대하여 비교분석 한다. 대표적인 방법들인 천이 순회, 구별 시퀀스, 특징화 시퀀스, 유일 입출력 시퀀스와 변형된 이들 방법들을 분석하고, 유한 상태 기계 모델에 적용한 위의 방법들의 시험항목 길이를 비교 및 분석 한다. 결론에서는 프로토콜 적합성시험을 위한 시험항목 생성방법들에 대한 핵심적이고 분석적인 이슈 사안들을 다음과 같이 제시한다. 천이 순회 방법은 최단의 시험 항목을 생성하지만 최악의 오류 검출 성능을 제공한다. 특징화 시퀀스 방법은 완벽한 오류 검출 성능을 제공하지만 상대적으로 최장의 시험 항목을 생성한다. 구별 시퀀스 방법의 문제점은 이 구별 시퀀스가 항상 존재하지는 않는다는 것이다. 유일 입출력 시퀀스 방법이 비교적 폭넓게 적용될 수 있지만 구별 시퀀스 방법과 동일한 오류 검출 성능을 제공하지 못한다는 문제점이 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.367-370
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• 2000

It is shown that $I_{DDQ}$ testing is very useful for shipping fault-free CMOS ICs. However, test time of $I_{DDQ}$ testing is extremely larger than one of logic testing. In this paper, a new test input sequence generation methodology is proposed to reduce the test time of $I_{DDQ}$ testing. At first, it is Shown that $I_{DDQ}$ test time Will be denominated by charge supply current for load capacitance of gates whose output logic values are changed by test input vector application and the charge current depends on input sequence of test vectors. After that, a test input sequence generation methodology is proposed. The feasibility is checked by some experiments.riments.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.376-379
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• 2001

In this paper, I design the control chip that controls inner test sequence of Logic Tester to test chip. Logic tester has the thirteen inner instructions to control test sequence in test. And these instructions are saved in memory with test pattern data. Control chip generates address and control signal such as read, write signal of memory. Before testing, necessary data such as start address, end address, etc. are written to inner register of control chip. When test started, control chip receives the instruction in start address and executes, and generates address and control signals to access tester' inner memory. So whole test sequence is controlled by making the address and control signal in tester's inner memory. Control chip designs instruction's execution blocks, respectively. So if inner instruction is added from now on, a revision is easy. The control chip will be made using FPGA of Xilinx Co. in future.

• 한국멀티미디어학회논문지
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• 제1권1호
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• pp.109-119
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• 1998

본 논문은 형식기술기법으로 기술된 차세대지능망 응용프로토콜(INAP: Intelligent Network Application Protocool)로부터 추상시험스위트 (Abstract Test Suite) 자동생성에 대한 연구 결과를 기술한다. 시험 자동생성을 위해 RCP tour(Rural Chinese Postman tour) 개념과 UIO 시퀀스 (UIO:Unique Input Output Sequence) 개념을 응용하였다. SDL(System Description Language) 형식기술 기법으로 명세화된 INAP명세로부터 생성한 I/O FSM(Input/Output Finite State Machine)을 중간모델로 하여 UIO 시퀀스를 정의하고, 정의된 UIO 시퀀스를 RCP tour 개념과 결합하여 최적의 시험 시퀀스를 생성하였다. 본 논문에서는 또, 생성된 시험 스위트의 오류커버영역 예측방법을 제시하고, 마지막으로 표준화된 시험 표기법인 TTCN(Tree and Tabular Combined Notation)으로 생성된 시험스위트의 변환방법도 제시한다.

• 한국통신학회논문지
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• 제22권10호
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• pp.2357-2363
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• 1997

본 논문에서는 최소 다중 UIO를 사용했을 때보다 비 최소 다중 UIO를 사용했을 때 시험열의 길이가 줄어들 수 있음을 보여준다. 본 논문에서 제안하는 시험열 생성 방법은 Shen의 방법이 어떤 상태에서 들어오는 에지와 나가는 에지의 차가 클 때에는 최적화된 시험열을 생성하지 못한다는 데에 기초하고 있다. 이 성질을 이용하여 시험열의 길이를 줄이는 관점에서 UIO에 기초한 보다 향상된 기법을 제안하고 기존의 방법과 시험열의 길이와 적합성 검사를 위하여 걸리는 시간, 시험열을 생성하는데 걸리는 시간이 보다 효율적임을 기존의 방법과 비교하여 설명한다.