• 한국산업정보학회논문지
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• 제22권2호
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• pp.71-78
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• 2017

본 논문에서는 휴대기기용 DC-DC 부스트 컨버터를 설계하였다. 제안하는 DC-DC 부스트 컨버터는 1MHz의 스위칭 주파수로 구동되며, 인덕터, 출력 커패시터, MOS 트랜지스터 등으로 이루어지는 파워단 부분과 보호회로단, 컨트롤블럭단으로 구성하였다. CMOS magnachip $0.18{\mu}m$ 공정을 이용하여 SPICE 모의실험을 통하여 동작을 확인하였고, 칩을 제작하여 모의실험결과와 비교 분석하였다. 설계된 컨버터는 3.3 V 입력 전압 조건에서 출력전압 4.8 V 가 나타났고, 출력전류 95 mA 로 기존의 25~50 mA보다 큰 출력을 얻었다.

• 한국미생물·생명공학회지
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• 제26권5호
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• pp.373-378
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• 1998

김치가 젖산발효식품으로서의 특성을 유지하면서 보존성을 증진시키는 방안의 일환으로, 김치의 젖산 생성량이 낮은 초기 숙성균인 Leuconostoc mesenteroides의 생육에는 무관하면서 김치의 산패에 관여하는 Lactobacillus plantarum을 선택적으로 저해할 수 있는 항균제를 탐색하기 위하여 10여종의 향신료로부터 얻은 에탄올추출물의 항균효과를 조사하였다. Paper disc법에 의한 향신료 추출물의 항균력을 측정한 결과 10여종의 향신료 추출물중 cardamon, thyme 및 cumin의 에탄올추출물은 Lac. plantarum을 선택적으로 저해시키는 항균효과를 나타내었다. 또한 농도별에 따른 cardamon 및 thyme 추출물은 4%에서, cumin 추출물은 1% 이상의 농도에서 항균효과를 나타내었다. SDS-PAGE 및 투과전자현미경의 결과의 분석을 통하여 향신료 에탄을 추출물의 주요 항균작용은 균체 세포벽 및 세포막을 약화시키며 이로 인하여 균체세포의 내용물을 세포외로 유출시킴으로서 성장을 저해 또는 사멸시키는 것으로 나타났다.

• 한국산학기술학회논문지
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• 제11권2호
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• pp.703-708
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• 2010

정보원천의 다양화와 정보시스템 취약성의 증가는 비즈니스 위험을 증가시킨다. 성공적인 비즈니스는 적정한 비즈니스 위험관리를 통해서 가능하다. 그러나 비즈니스 위험관리는 재무적 관점에서 시행되고 있고, 정보보호관리제도는 정보보호의 관점에서만 이루어져 통합적인 비즈니스 위험관리를 수행하기에 부적절하다. 본 연구는 통합적인 비즈니스 위험관리기법을 개발하기 위하여 정보보호관리제도인 ISMS, EA, ISO27001, COBIT, SPICE, 정보시스템감리, SSE-CMM 등을 비즈니스 위험관리관점에서 분석하였다. 본 연구에서 분석된 정보보호관리제도는 비즈니스 위험관리를 위한 원천으로 활용가능하다.

• 한국음향학회지
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• 제18권5호
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• pp.52-57
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• 1999

고속 데이타를 전송하기 위하여 높은 스펙트럼 효율의 QAM 변조기를 설계하는 것은 매우 중요하다. 본 논문에서는 대표적인 16-QAM 변조기를 직접 디지탈 주파수 합성기(DDFS)를 응용하여 설계하였다. 직접 디지탈 주파수 합성기는 외부 주파수 설정에 의해 디지탈 방식으로 원하는 주파수의 정현파를 출력한다. 발생되는 위상 증가 값을 제어하여 정확한 위상변조를 할 수 있으며, 진폭 성분의 변화는 D/A 컨버터의 출력에서 발생하는 진폭을 변화시켜 진폭 변조하여, 전체적인 QAM 변조기를 설계한다. glitch와 같은 고조파 성분의 억제를 위하여 DDFS를 이중구조 형태로 설계하여 개선된 출력파형을 확인하였다. 회로 설계는 P-SPICE를 사용하였다. 아날로그 디지탈 혼합모드로 시뮬레이션하여 16-QAM 변조 파형을 확인하였고, 출력 데이터의 성상도를 출력하여 설계되어진 결과를 확인하였다.

• 한국음향학회지
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• 제16권3호
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• pp.106-113
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• 1997

본 논문에서는 저전압 아날로그-디지털 혼성모드 신호처리를 위한 3V CMOS 연속시간 완전균형 적분기가 설계되었다. 설계된 완전균형 적분기의 기본구조는 NMOS와 PMOS 트랜지스터를 이용한 상보형 회로이며, 이러한 상보형 회로는 적분기의 트랜스컨덕턴스를 증가시킬수 있는 장점이 있다. 그리고 트랜스컨덕턴스의 증가는 적분기의 단위이득 주파수, 폴 그리고 영점을 증가시킨다. 소신호해석과 SPICE 시뮬레이션을 통해 기존의 적분기들과 비교하여 이러한 개선점들을 증명하였다. 0.8 3V CMOS CMOS 공정 파라미터를 이용하여 완전균형 상보형 적분기의 응용회로로서 3차 능동 지역통과 필터를 설계하였다.

• 한국산학기술학회논문지
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• 제14권8호
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• pp.3976-3982
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• 2013

본 논문에서는 전압 제어형 카오스 신호 발생회로를 설계하고, 온도변화에 따른 특성을 해석 하였다. 제안하는 CMOS 회로로 이루어지며, 카오스 특성의 전압 제어형 오실레이터의 온도 변화에 따른 특성해석을 실시하였다. 제안하는 회로는 2상 클럭의 샘플앤드회로 3개의 MOS 소자로 이루어지는 비선형 함수 블록과 소스 팔로워로 이루어지는 레벨 쉬프터로 구성된다. SPICE 모의실험을 통하여 온도변화에 따른, 비선형함수의 전달함수 변화를 통하여, 분기도 특성, 주파수 특성 등의 카오스 다이나믹스가 변화됨변화됨을 확인 하였다. 또한 $25^{\circ}C$ 의 온도 조건에서, 제어전압 1.2 V-2.3 V 범위에서, 카오스 신호가 생성됨을 확인하였다.

• 한국멀티미디어학회논문지
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• 제3권5호
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• pp.535-541
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• 2000

본 논문은, ISL의 전압 스윙을 개선시키기 위한 쇼트키 접합의 특성 분석과 이 접합을 프로그램으로 특성을 시뮬레이션하였다. 특 분석용 시뮬레이션 프로그램은 SUPREM V, SPICE, Medichi, Matlab이다. 쇼트키 접합은 백금 실리사이드와 실리콘의 정류성 접촉이며, 실리콘의 n형 기판 농도 방법은 이온 주입법이며, 온도 변화에 따라서 쇼트키 접합의 특성을 측정과 분석하였고, 프로그램으로 특성을 동일 조건에서 시뮬레이션 하였다. 분석 파라미터는 순방향에서 턴온 전압, 포화 전류, 이상인자이고, 역방향에서 항복전압의 실제 특성과 시뮬레이션 특성 결과를 제시하였다. 결과로써, 순방향 턴온 전압, 역방향 항복전압, 장벽높이는 기판 농도의 증가에 따라 감소하였지만, 포화전류와 이상인자는 증가되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 추계학술대회 논문집
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• pp.145-150
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• 1998

8$\times$8 bit scaled SONOSFET NAND type flash EEPROM that shows better characteristics on cell density and endurance than NOR type have been designed and its electrical characteristics are verified with computer aided simulation. For the simulation, the spice model parameter was extracted from the sealed down SONOSFET that was fabricated by $1.5mutextrm{m}$ topological design rule. To improve the endurance of the device, the EEPROM design to have modified Fowler-Nordheim tunneling through the whole channel area in Write/Erase operation. As a result, it operates Write/Erase operation at low current, and has been proven Its good endurance. The NAND type flash EEPROM, which has upper limit of V$_{th}$, has the upper limit of V$_{th}$ as 4.5V. It is better than that of floating gate as 4V. And a EEPROM using the SONOSFET without scaling (65$\AA$-l65$\AA$-35$\AA$), was also designed and its characteristics have been compared. It has more possibliity of error from the V$_{th}$ upper limit as 4V, and takes more time for Read operation due to low current. As a consequence, it is proven that scaled down SONOSFET is more pertinent than existing floating gate or SONOSFET without scaling for the NAND type flash EEPROM.EPROM.

• 전자공학회논문지SC
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• 제40권4호
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• pp.275-281
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• 2003

0.5㎛ 2중 폴리 CMOS 공정을 이용하여 새로운 뉴럴 오실레이터를 설계, 제작하였다. 제안하는 뉴럴 오실레이터는 트랜스콘덕터 및 캐패시터와 비선형 가변 부성저항으로 이루어진다. 뉴럴 오실레이터의 입력단으로 사용되는 비선형 가변 부성저항은 정귀환의 트랜스콘덕터와 가우시안 분포의 전류전압 특성을 지니는 범프 회로를 이용하여 구현하였다. 또한 SPICE 모의실험을 통하여 제안한 오실레이터의 특성분석 후 집적회로 설계를 실시하였다. 한편 흥분성 및 억제성 시냅스로 연결된 4개의 뉴럴 오실레이터로 간단한 신경회로망을 구성하여 그 특성을 확인하였다. 집적회로로 제작된 뉴럴 오실레이터에 대하여 ± 2.5 V 전원 조건하에서 측정된 결과를 분석하고 모의실험 결과와 비교한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.82-82
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• 2008

One-dimensional (1D) nanowires have been received much attention due to their potential for applications in various field. Recently some logic applications fabricated on various nanowires, such as ZnO, CdS, Si, are reported. These logic circuits, which consist of two- or three field effect transistors(FETs), are basic components of computation machine such as central process unit (CPU). FETs fabricated on nanowire generally have surrounded shapes of gate structure, which improve the device performance. Highly integrated circuits can also be achieved by fabricating on nano-scaled nanowires. But the numerical and SPICE simulation about the logic circuitry have never been reported and analyses of detailed parameters related to performance, such as channel doping, gate shapes, souce/drain contact and etc., were strongly needed. In our study, NAND and NOT logic circuits were simulated and characterized using 2- and 3-dimensional numerical simulation (SILVACO ATLAS) and built-in spice module(mixed mode).