• 한국재료학회:학술대회논문집
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• 한국재료학회 1997년도 한국재료학회 춘계학술발표회
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• pp.12-12
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• 1997

• 한국전기전자재료학회논문지
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• 제13권9호
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• pp.729-734
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• 2000

Recently, Very Large Scale Integrated (VLSI) circuit & deep-submicron bulk Complementary Metal Oxide Semiconductor(CMOS) devices require gate electrode materials such as metal-silicide, Titanium-silicide for gate oxides. Many previous authors have researched the improvement sub-micron gate oxide quality. However, few have reported on the electrical quality and reliability on the ultra thin gate oxide. In this paper, at first, I recommand a novel shallow trench isolation structure to suppress the corner metal-oxide semiconductor field-effect transistor(MOSFET) inherent to shallow trench isolation for sub 0.1${\mu}{\textrm}{m}$ gate oxide. Different from using normal LOCOS technology deep-submicron CMOS devices using novel Shallow Trench Isolation(STI) technology have a unique"inverse narrow-channel effects"-when the channel width of the devices is scaled down, their threshold voltage is shrunk instead of increased as for the contribution of the channel edge current to the total channel current as the channel width is reduced. Secondly, Titanium silicide process clarified that fluorine contamination caused by the gate sidewall etching inhibits the silicidation reaction and accelerates agglomeration. To overcome these problems, a novel Two-step Deposited silicide(TDS) process has been developed. The key point of this process is the deposition and subsequent removal of titanium before silicidation. Based on the research, It is found that novel STI structure by the SEM, in addition to thermally stable silicide process was achieved. We also obtained the decrease threshold voltage value of the channel edge. resulting in the better improvement of the narrow channel effect. low sheet resistance and stress, and high threshold voltage. Besides, sheet resistance and stress value, rms(root mean square) by AFM were observed. On the electrical characteristics, low leakage current and trap density at the Si/SiO$_2$were confirmed by the high threshold voltage sub 0.1${\mu}{\textrm}{m}$ gate oxide.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.128-128
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• 2012

We investigated the atomic and electronic properties of graphene grown by Pd silicidation and intercalation using LEED, STM, and ARPES. Pd was deposited on the 6H-SiC(0001) surface at RT. The formation of Pd silicide gives rise to breaking of Si-C bonds of the SiC crystal, which enables to release C atoms at low temperature. The C atoms are transformed into graphene from $860^{\circ}C$ according to the LEED patterns as a function of annealing temperature. Even though the graphene spots were observed in the LEED pattern and the Fourier transformed STM images after annealing at $870^{\circ}C$, the topography images showed various superstructures so that graphene is covered with Pd silicide residue. After annealing at $950^{\circ}C$, monolayer graphene was revealed at the surface. The growth of graphene is not limited by surface obstacles such as steps and defects. In addition, we observed that six protrusions consisting of the honeycomb network of graphene has same intensity meaning non-broken AB-symmetry of graphene. The ARPES results in the vicinity of K point showed the non-doped linear ${\pi}$ band structure indicating monolayer graphene decoupled from the SiC substrate electronically. Note that the charge neutrality of graphene grown by Pd silicidation and intercalation was sustained regardless of annealing temperature in contrast with quasi-free- standing graphene induced by H and Au intercalation. Further annealing above $1,000^{\circ}C$ accelerates sublimation of the Pd silicide layer underneath graphene. This results in appearance of the $(6r3x6r3)R30^{\circ}$ structure and dissolution of the ${\pi}$ bands for quasi-free-standing graphene.

• 한국재료학회지
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• 제10권2호
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• pp.124-127
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• 2000

Si FEA로부터 tip의 표면을 Ti 금속으로 silicidation한 새로운 3극형 Ti-silicided Si FEA를 제작하고 이의 전계 방출특성을 조사하였다. 제작된 소자에서 단위 pixel(pixel area : $1000{\mu\textrm{m}}{\times}1000{$\mu\textrm{m}}$, tip array : $200{\mu\textrm{m}}{\times}200{$\mu\textrm{m}}$)을 통해 측정된 전계 방출 특성은 $10^8Torr$의 고진공 상태에서 turn-on 전압이 약 70V로, 아노드 방출전류의 크기와 current degradation이 $V_A=500V,\;V_G=150V$ 바이어스 아래에서 각각 2nA/tip와 0.3%/min로 나타났다. 3극형 Ti-silicided Si FEA의 낮은 turn-on 전압과 높은 전류안정성은 Si tip 표면에 형성된 실리사이드 박막의 열화학적 안정성과 낮은 일함수에 기인하는 것으로 판단된다.

• 한국재료학회지
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• 제10권4호
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• pp.301-304
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• 2000

Si FEA로 부터 tip의 표면을 Co 금속으로 silicidation한 새로운 3극형 Co-silicided Si FEA를 제작하고 이의 전계 방출특성을 조사하였다. $10^{-8}Torr$의 고진공상태에서 제작된 소자의 단위 pixel(pixel 면적 : $250{\mu\textrm{m}}{\times}250{\mu\textrm{m}}$, tip 어레이 : $45{\times}45$)를 통해 측정된 turn-on 전압은 약 35V로, 아노드 전류는 $V_A=500V,\;V_G=55V$ 바이어스 아래에서 약 $1.2{\mu\textrm{A}}(0.6nA/tip)$로 나타났다. 제작된 소자는 초기 과도상태를 제외하면 장시간의 동작을 통해 전계방출 전류의 감소없이 매우 안정된 전기적 특성을 나타내었다. Co-silicided Si FFA 의 낮은 turn-on 전압과 높은 전류안전성은 Si tip 표면에 형성된 실리사이드 박막의 열화학적 안전성과 낮은 일함수에 기인하는 것으로 판단된다.

• 한국재료학회지
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• 제4권8호
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• pp.855-860
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• 1994

Polycide구조로서의 Ta-silicide박막을 제작하고 Polysilicon기판에 주입된 불순물 양의 변화가 Ta-silicide형성에 미치는 영향을 조사하였다. RTA처리시 Ta silicide상은 불순물 양의 증가($1 \times 10^{13}\to 5 \times 10^{15}$/ions/$\textrm{cm}^2$)에 관계없이 $800^{\circ}C$에서 형성되기 시작하여 $1000^{\circ}C$이후 안정한 silicide박막을 형성하였다. 그러나 XRD분석결과 불순물 양이 증가할수록 Ta-silicide상의 intensity는 감소하는 경향을 나타내었고 또 SEM(cross sectional view)분석결과 silicide 형성초기온도인 $800^{\circ}C$에서는 불순물 양이 많은 시편에서 silicidation이 활발히 진척되지 못하였음을 관찰할 수 있었다. 이후 열처리 온도가 증가하면서 이러한 차이는 적어져 $1000^{\circ}C$에서는 불순물의 증가에 따른 영향이 미세해짐을 알 수 있었다. 따라서 주입된 불순물 양의 증가($1 \times 10^{13}\to 5 \times 10^{15}$/ions/$\textrm{cm}^2$)는 Ta-silicide형성시 고온에서는 큰 영향을 미치지 못하나 silicide형성초기온도에서 silicidation을 감소시키는 것으로 생각된다.

• 한국산학기술학회논문지
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• 제8권1호
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• pp.25-32
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• 2007

코발트 니켈 합금형 실리사이드 공정에서 단결정실리콘과 다결정실리콘 기판에 자연산화막이 있는 경우 나노급 두께의 코발트 니켈 합금 금속을 증착하고 실리사이드화하는 경우의 반응 안정성을 확인하였다. 4인치 P-type(100)Si 기판 전면에 poly silicon을 입힌 기판과 single silicon 상태의 두 종류 기판을 준비하고 두께 4 nm의 자연산화막이 있는 상태에서 10 nm 코발트 니켈 합금을 니켈의 상대조성을 $10{\sim}90%$로 달리하며 열증착하였다. 통상의 600, 700, 800, 900, 1000, $1100^{\circ}C$ 각 온도에서 실리사이드화 열처리를 시행 후 잔류 합금층을 제거하고, XRD(X-ray diffraction)및 FE-SEM(Field emission scanning electron microscopy), AES(Auger electron spectroscopy)를 사용하여 실리사이드가 생겼는지 확인하였다. 마이크로라만 분석기로 실리사이드 반응시의 실리콘 층의 잔류 스트레스도 확인하였다. 자연산화막이 존재하는 경우 실리사이드 반응이 진행되지 않았고, 폴리실리콘 기판과 고온에서는 금속과 산화층의 반응잔류물이 생성되었다. 단결정 기판의 고온열처리에서는 실리사이드 반응이 없더라도 핀홀이 발생할 수 있는 정도의 열스트레스가 존재하였다. 코발트 니켈 복합실리사이드 공정에서는 자연산화막을 제거하는 공정이 필수적이었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2002년도 추계학술발표강연 및 논문개요집
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• pp.108-108
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• 2002

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.607-610
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• 2005

In this paper, Ni Germanosilicide using Ni-Ta/Co/TiN is proposed to improve thermal stability. The sheet resistance of Ni Germanosilicide utilizing pure Ni increased dramatically after the post-silicidation annealing at $600^{\circ}C$ for 30min. However, using the proposed Ni-Ta/Co/TiN structure, low temperature silicidation and wide range of RTP process window were achieved.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.611-614
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• 2005

In this paper, investigated is the relationship between the formation temperature and the thermal stability of Ni silicide formed with Ni-V (Nickel Vanadium) alloy target. The sheet resistance after the formation of Ni silicide with the Ni-V showed stable characteristic up to RTP temperature of $700\;^{\circ}C$ while degradation of sheet resistance started at that temperature in case of pure-Ni. Moreover, the Ni silicide with Ni-V indicated more thermally stable characteristic after the post-silicidation annealing. It is further found that the thermal robustness of Ni silicide with Ni-V was highly dependent on the formation temperature. With the increased silicidation temperature (around $700\;^{\circ}C$), the more thermally stable Ni silicide was formed than that of low temperature case using the Ni-V.