• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.258-258
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• 2012

플렉시블 디스플레이를 위해 저온 공정은 필수적이며, 이를 위해 플라스틱 기판을 이용한 연구가 한창 진행 중이다. 이번 연구에서는 도핑처리 하지않고 알루미늄을 이용한 self-aligned 소오스-드레인 구조의 비휘발성 메모리를 ELA 폴리실리콘 기판 상에 제작하였다. 소오스-드레인 부분은 lift-off 공정을 이용하여 pattern 작업을 진행하였다. $250^{\circ}C$에서 1시간의 후속 열처리 공정을 진행한 self-aligned 소오스-드레인 구조의 비휘발성 메모리는 후속 열처리 공정을 진행하지 않았을 때와 비교하여 다음과 같은 메모리의 특성향상을 나타내었다. 메모리 윈도우 특성의 경우 1.15 V에서 3.47 V의 커다란 증가를 보였으며 retention 특성의 경우 12%에서 46%로 증가하였다. 이를 통해 비록 도핑 되지 않은 비휘발성 메모리 소자일지라도 self-aligned 구조와 저온 열처리를 이용할 시 향후 플렉시블 전자소자에의 적용이 가능함을 확인하였다.

• 전기학회논문지P
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• 제59권4호
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• pp.450-455
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• 2010

The performance modeling of a $25{\mu}m$ pitch VGA ${\mu}$-bolometer with the self-aligned thermal resistor structure is carried out. The self-aligned thermal resistor can be utilized for the maximizing the thermal resistance and the fill factor of a bolometer, so the performance improvement can be expected. From the results of the performance modeling of the micro-bolometer with self-align thermal resistor for a $25{\mu}m$ pitch $640{\times}480$ microbolometer designed with $0.6{\mu}m$ minimum feature size, the drastic improvements of NETD from 38.7 mK to 19.1 mK, responsivity of 1.9 times are expected with a self aligned thermal resistor structure. The main reason for the performance improvements with a self-aligned thermal resistor structure comes from the increasement of the thermal resistance.

• 한국전기전자재료학회논문지
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• 제19권4호
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• pp.367-372
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• 2006

A carbon nanotube field emission display(CNT FED) panel with a 2 inch diagonal size was fabricated using a screen printing of a prepared photo-sensitive CNT paste and vacuum in-line sealing technology. After a surface treatment of the patterned CNT, only the carbon nanotube tips are uniformly exposed on the surface. The diameter of the exposed CNTs are usually about 20 nm. Using the photo-sensitive CNT paste, we have developed a triode type CNT FEA with a self-aligned gate-emitter structure. The turn on voltage was around 100 V which corresponds to according the turn on field of about $40V/{\mu}m$. By the creation of a self-aligned gate-emitter structure, it is expected that the screen printed photo-sensitive CNT paste is promising as a good candidate for the large size field emission display.

• 대한전기학회논문지
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• 제36권7호
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• pp.462-469
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• 1987

A metal gate MOSFET with source/drain regions self-aligned to gate region is proposed. The proposed MOS transistor is fabricated by utilizing the higher oxidation rate of source/drain regions with high doping concentration when compared with channel region with moderate doping. The thick oxide on the source/drain regions reduces the gate and drain(source) overlap capacitance down to that of a self-aligned polysilicon gate device while allowing the use of a metal gate with much lower resistivity than the more commonly used polycrystalline silicon. A ring oscillator composed of 15 inverter stages has been computer simulated using SPICE. The results of the simulation show good agreement with experimental measurement confirming the fast switching speed of propesed MOSFET.

• 전자공학회논문지A
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• 제32A권5호
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• pp.54-59
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• 1995

We have proposed a novel self-aligned offset gated polysilicon TFTs device without an offset mask in order to reduce a leakage current and suppress a kink effect. The photolithographic process steps of the new TFTs device are identical to those of conventional non-offset structure TFTs and an additional mask to fabricate an offset structure is not required in our device due to the self-aligned process. The new device has demonstrated a lower leakage current and a better ON/OFF current ratio compared with the conventional non-offset device. The new TFT device also exhibits a considerable reduction of the kink effect because a very thin film TFT devices may be easily fabricated due to the elimination of contact over-etch problem.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1997년도 한국재료학회 추계학술발표회
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• pp.128-128
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• 1997

• 한국전기전자재료학회논문지
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• 제32권6호
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• pp.448-453
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• 2019

This work reports the electrical characteristics of and temperature distribution in chalcogenide phase change memory (PCM) devices that have a self-aligned structure. GST (Ge-Sb-Te) chalcogenide alloy films were formed in a self-aligned manner by interdiffusion between sputter-deposited Ge and $Sb_2Te_3$ films during thermal annealing. A transmission electron microscopy-energy dispersive X-ray spectroscopy (TEM-EDS) analysis demonstrated that the local composition of the GST alloy differed significantly and that a $Ge_2Sb_2Te_5$ intermediate layer was formed near the $Ge/Sb_2Te_3$ interface. The programming current and threshold switching voltage of the PCM device were much smaller than those of a control device; this implies that a phase transition occurred only in the $Ge_2Sb_2Te_5$ intermediate layer and not in the entire thickness of the GST alloy. It was confirmed by computer simulation, that the localized phase transition and heat loss suppression of the GST alloy promoted a temperature rise in the PCM device.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.13.2-13.2
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• 2009

전도성 고분자는 재료의 경제적 측면 이외에 반도체로서의 다양한 전기적 특성, 생물학적 적합성, 다양한 합성 가능성 등의 우수한 장점을 지니고있어 많은 분야에 응용되고 있다. 그러나 유기물질이라는 한계로 인하여 기존 nano/microfabrication에서 일반적으로 적용되는 패터닝 방법을 적용하는데 어려움이있다. 따라서 많은 연구자들이 독립적인 나노 크기 개체를 만든 후 이의 자가 조립, 혹은 이와 유사한 방법에 의해 소자를 형성하고자 하는 노력을 기울이고 있다.이러한 bottom-up방식에 의한 소자 구성은 나노크기의 전도성 고분자 물질을 소자화하는데에는 성공하고 있으나, 복잡한 패터닝과 다양한 크기의 나노구조체를 정확한 위치에 정렬시키는 문제에 있어서 명확한 해답을 제시하지 못하는 실정이다. 본 연구에서는 현재 보편적으로 이용되고 있는 금속의nano/microfabrication공정과 전도성 폴리머의 전해합성를 복합화하여 고정밀도 및 다양한 패턴의 나노 소자를 구현하고자하였다. 이를 위하여 전해합성 조건에 따른 polypyrrole의전기적 특성을 평가하였으며, 하부 금속전극관의 복합적층화를 통한 접촉저항의 최소화를 구현하고자 하였다. 또한 이와 같은 self-alignedelectropolymerization방법을 이용하여 구성된 nano/micro 소자의 gas sensor 및 bio sensor로서의 적용가능성에 대하여평가하였다.

• 대한전기학회논문지
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• 제45권2호
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• pp.249-255
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• 1996

A self-aligned latch-up suppressed IGBT has been proposed and the process method and the device characteristics of the IGBT have been verified by numerical simulation. As the source is laterally diffused through the sidewall of the trench in the middle of the body, the size of the source is small and the doping concentration of the source is lower than that of the p++ body and the emitter efficiency of the parasitic npn transistor is low so that latch-up may be suppressed. No additional mask steps for p++ region, source, and source contact are required so that small sized body can be obtained Latch-u current density higher than 10000 A/cm$^{2}$ have been achieved by adjusting the process conditions.

• 전자공학회논문지D
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• 제36D권5호
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• pp.21-28
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• 1999

Deep Submicron 영역에서 요구되는 고성능 소자로서 자기-정렬된 ESD(Elevated Source/Drain)구조의 MOSFET을 제안하였다. 제안된 ESD 구조는 일반적인 LDD(Lightly-Doped Drain)구조와는 달리 한번의 소오스/드레인 이온주입 과정이 필요하며, 건식 식각 방법을 적용하여 채널의 함몰 깊이를 조정할 수 있는 구조를 갖는다. 또한 제거가 가능한 질화막 측벽을 최종 질화막 측벽의 형성 이전에 선택적인 채널 이온주입을 위한 마스크로 활용하여 hot-carrier 현상을 감소시켰으며, 반전된 질화막 측벽을 사용하여 기존이 ESD 구조에서 문제시될 수 있는 자기-정렬의 문제를 해결하였다. 시뮬레이션 결과, 채널의 함몰 깊이 및 측벽의 넓이를 조정함으로써 충격이온화율(ⅠSUB/ID) 및 DIBL(Drain Induced Barrier Lowering) 현상을 효과적으로 감소시킬 수 있고, 유효채널 길이에 따라 차이가 있으나 두 번의 질화막 측벽을 사용함으로써 hot-carrier 현상이 개선될 수 있음을 확인하였다.