• 한국전기전자재료학회논문지
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• 제11권4호
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• pp.261-266
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• 1998

In developing the high density memory device, the etching of fine pattern is becoming increasingly important. Therefore, definition of ultra fine line and space pattern and minimization of damage and contamination are essential process. Also, the high density plasma in low operating pressure is necessary. The candidates of high density plasma sources are electron cyclotron resonance plasma, helicon wave plasma, helical resonator, and inductively coupled plasma. In this study, planar type magnetized inductively coupled plasma etcher has been built. The density and temperature of Ar plasma are measured as a function of rf power, flow rate, external magnetic field, and pressure. The oxide etch rate and selectivity to polysilicon are measured as the above mentioned conditions and self-bias voltage.

• 한국원자력학회:학술대회논문집
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• 한국원자력학회 1997년도 춘계학술발표회논문집(2)
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• pp.223-230
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• 1997

최근들어 그 활용도가 점점 증대되고 있는 DLU(Diamond-like Carbon) /Diamond 박막(thin film)의 합성기술을 개발하여 원자력분야에 응용하고자 시도하였다. 이를 위하여 13.56 MHz의 고주파(RF: radio-frequency)를 사용하는 플라즈마 화학증착(PECVD: Plasma Enhanced Chemical Vapor Deposition) 장치를 직접 제작하여 탄소함유(CH$_4$, $CO_2$...등) 기체로부터 기본적인 DLC 박막증착시험을 수행하였다. 실험은 진공증착기(vacuum chamber)내의 압력(pressure), 탄소함유 기체의 조성비, 그리고 바이어스전압(negative self-bias voltage)둥을 변화시키면서 수행하였다. 증착속도(deposition rate)는 증착층의 두께를 알파스템($\alpha$-step)으로 측정하여 결정하였으며, 이로부터 증착속도가 압력 및 바이어스 전압의 증가에 따라 증가함을 알 수 있었다. 또한 바이어스 전압 300V 이상에서 $CO_2$량 증가가 증착속도를 촉진시킨다는 사실도 확인하였다. 그리고 EPMA(electron probe micro-analyser) 및 Raman 스펙트럼분석을 통하여 증착층의 구조가 DLC 임을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1085-1087
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• 1995

A large leakage current may be one of the critical issues for poly-silicon thin film transistors(poly-Si TFTs) for LCD applications. In order to reduce the leakage current of poly-Si TFTs, several offset gated structures have been reported. However, those devices, where the offset length in the source region is not same as that in the drain region, exhibit the asymmetric electrical performances such as the threshold voltage shift and the variation of the subthreshold slope. The different offset length is caused by the additional mask step for the conventional offset structures. Also the self-aligned implantation may not be applicable due to the mis-alignment problem. In this paper, we propose a new fabrication method for poly-Si TFTs with a self-aligned offset gated structure by employing a photo resistor reflow process. Compared with the conventional poly-Si TFTs, the device is consist of two gate electrodes, of which one is the entitled main gate where the gate bias is employed and the other is the entitled subgate which is separate from both sides of the main gate. The poly-Si channel layer below the offset oxide is protected from the injected ion impurities for the source/drain implantation and acts as an offset region of the proposed device. The key feature of our new device is the offset lesion due to the offset oxide. Our experimental results show that the offset region, due to the photo resistor reflow process, has been successfully obtained in order to fabricate the offset gated poly-Si TFTs. The advantages of the proposed device are that the offset length in the source region is the same as that in the drain region because of the self-aligned implantation and the proposed device does not require any additional mask process step.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.869-872
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• 2005

본 논문에서는 새로운 구조의 스위치형 이중 모드 전압 제어 발진기 (VCO, Voltage Controlled Oscillator)를 제안한다. 이러한 회로는 이중 모드 동작, 즉 2.4GHz 및 5GHz에서 아주 효율적이며, 자체 바이어스 조정 회로를 포함한다. 스위칭 동작은 MOS 트랜지스터를 이용하며, 튜닝은 MOS 바랙터를 이용한다. 이는 TSMC 0.18${\mu}$m CMOS 공정을 이용하여 설계되어 있고, 1.8V 전원전압에서 동작한다. 전체적인 튜닝 범위는 5GHz에서 13%, 2.4GHz에서 8%의 결과를 보였다. 또한 5 GHz에 대해 1MHz 오프셋에서 약 -102dBc/Hz의 위상 잡음을, 2.4 GHz에 대해서는 약- 89dBc/Hz의 위상 잡음을 보였다. 제작된 전압제어 발진기는 5GHz 모두에서는 2mA, 2.4 GHz 모드에서는 2.5mA의 꼬리 전류 특성을 보였다.

• 조명전기설비학회논문지
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• 제19권4호
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• pp.1-8
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• 2005

본 연구에서는 2차원적 유체 모델을 통하여 보다 실질적인 플라즈마를 이해하고자 하였으며, 기하학적인 방전전극 구조를 반영하도록 전극단에서 챔버 외벽의 거리를 변화시키면서 플라즈마의 특성을 정량적으로 비교 분석하고자 하였다. 방전 챔버의 구조로서, 전극의 반경과 방전 챔버의 높이는 일정하게 유지하면서 방전 챔버의 넓이를 변화시킴에 따라 형성되는 플라즈마의 특성을 분석하였다. 그 결과, 전극단과 챔버 외벽의 거리가 짧을수록 그 영역에서 전계가 강하게 형성되어, 외벽을 향하는 각 입자들의 움직임도 매우 활발하다는 것을 알 수 있었다. 또한, 전각단과 외벽과의 거리가 짧을수록 전극 면상에서 형성되는 입자들의 수밀도와 유속의 변화가 일정하게 형성되는 것을 알 수 있었다. 이러한 결과는 웨이퍼의 대구경화에 따른 플라즈마의 균일성을 고려할 경우에 매우 효과적일 것으로 고려되어 진다.

• 한국ITS학회 논문지
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• 제10권1호
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• pp.42-48
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• 2011

본 논문에서는 GaN HEMT (Gallium Nitride High Electron Mobility Transistor) bare-chip을 이용하여 X-대역에서 수동로드 풀(Passive load-pull)을 수행하였다. 열로 인한 특성 변화가 최소화 된 동작 조건을 얻기 위해 드레인 바이어스 전압과 입력 RF 신호를 펄스로 인가하였다. 전자기장 시뮬레이션과 회로 시뮬레이션을 병행하여, 와이어 본딩 효과를 고려하여 드레인 경계면에서의 정확한 임피던스 정합 회로를 구현하였다. 임피던스를 변화시키기 위해 마이크로스트립 라인 스터브의 길이가 조절 가능한 회로를 설계하였다. 펄스 로드 풀 실험 결과 8.5 GHz에서 9.2 GHz 대역에서 최대 42.46 dBm의 출력 전력을 얻었으며, 58.7%의 드레인 효율 특성을 얻었다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.60-68
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• 2000

본 논문에서는 표준 메모리 공정에 구현이 가능한 CMOS 전류원의 설계 기법에 대해 논한다. 제안하는 설계기법은 자기바이어스 기법을 활용하여 공급전압의 변화에 대해 매우 좋은 특성을 갖고, 새로운 온도보상 기법을 통해 온도변화에 대한 출력전류 변이의 일차성분을 제거할 수 있으며, 칩 내의 전압잡음에 강한 새로운 전류감지 스타트업 회로를 포함한다. 이러한 CMOS 전류원의 회로설계 기법과 함께 제안된 CMOS 전류원을 초고속 DRAM의 클록 발생회로에 적용할 수 있는 방법에 대해서도 논의한다. 본 논문에서 제안된 CMOS 전류원의 설계기법은 해석적인 방법과 함께 회로 시뮬레이션을 통해 그 유용성을 입증한다.

• ETRI Journal
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• 제39권2호
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• pp.292-299
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• 2017

We propose pulse-mode dynamic $R_on$ measurement as a method for analyzing the effect of stress on large-scale high-power AlGaN/GaN HFETs. The measurements were carried out under the soft-switching condition (zero-voltage switching) and aimed to minimize the self-heating problem that exists with the conventional hard-switching measurement. The dynamic $R_on$ of the fabricated AlGaN/GaN MIS-HFETs was measured under different stabilization time conditions. To do so, the drain-gate bias is set to zero after applying the off-state stress. As the stabilization time increased from $ 0.1{\mu}s$ to 100 ms, the dynamic $R_on$ decreased from $160\Omega$ to $2\Omega$. This method will be useful in developing high-performance GaN power FETs suitable for use in high-efficiency converter/inverter topology design.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.124-124
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• 2010

Currently, extreme ultraviolet lithography (EUVL) is being investigated for next generation lithography. EUVL is one of competitive lithographic technologies for sub-22nm fabrication of nano-scale Si devices that can possibly replace the conventional photolithography used to make today's microcircuits. Among the core EUVL technologies, mask fabrication is of considerable importance due to the use of new reflective optics having a completely different configuration compared to those of conventional photolithography. Therefore, new materials and new mask fabrication process are required for high performance EUVL mask fabrication. This study investigated the etching properties of SnO2 (Tin Oxide) as a new absorber material for EUVL binary mask. The EUVL mask structure used for etching is SnO2 (absorber layer) / Ru (capping / etch stop layer) / Mo-Si multilayer (reflective layer) / Si (substrate). Since the Ru etch stop layer should not be etched, infinitely high selectivity of SnO2 layer to Ru ESL is required. To obtain infinitely high etch selectivity and very low LER (line edge roughness) values, etch parameters of gas flow ratio, top electrode power, dc self - bias voltage (Vdc), and etch time were varied in inductively coupled Cl2/Ar plasmas. For certain process window, infinitely high etch selectivity of SnO2 to Ru ESL could be obtained by optimizing the process parameters. Etch characteristics were measured by on scanning electron microscopy (SEM) and X-ray photoelectron spectroscopy (XPS) analyses. Detailed mechanisms for ultra-high etch selectivity will be discussed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권2호
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• pp.83-87
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• 2004

Phase noise performance and current consumption of Radio Frequency (RF) Voltage-Controlled Oscillator (VCO) are largely dependent on the Quality (Q) factor of inductor-capacitor (LC) tank. Because the Q-factor of LC tank is determined by on-chip spiral inductor, we designed, analyzed, and modeled on-chip differential inductor to enhance differential Q-factor, reduce current consumption and save silicon area. The simulated inductance is 3.3 nH and Q-factor is 15 at 2 GHz. Self-resonance frequency is as high as 13 GHz. To verify its use to RF applications, we designed 2 GHz differential LC VCO. The measurement result of phase noise is -112 dBc/Hz at an offset frequency of 100 kHz from a 2GHz carrier frequency. Tuning range is about 500 MHz (25%), and current consumption varies from 5mA to 8.4 mA using bias control technique. Implemented in $0.35-{\mu}m$ SiGe BiCMOS technology, the VCO occupies $400\;um{\times}800\;um$ of silicon area.